通信原理试验指导书(TX-6)

通 信 原 理 实 验

（TX-6）

王福昌 潘晓明 编

华中科技大学电子与信息工程系

二ＯＯ四年十月

前 言

为配合《通信原理》课程的理论教学，我们先后研制了TX-1、TX-2、TX-3、TX-3B、TX-5、TX-6通信原理教学实验系统。

现代通信包括传输、复用、交换、网络等四大技术。《通信原理》课程主要介绍传输及复用技术。本实验系统涵盖了数字频带传输的主要内容及时分复用技术,其设计思路是如下图所示的两路PCM/2DPSK数字电话系统。 STA PCM-A PCM编码 同 a PCM 信道 2PSK 发滤 步SLA BS 信道 码变换 调制 波器 编码 AK’AK BK STB PCM-B 复BS PCM编码 cosct 接 BS SLB F PCM a 收滤 抽样 信道 码反 低通 b 判决 译码 变换 BK AK 波器 AK’ 载波 CP cosct 位同步 同步

b CP 帧同步 FS 延迟 F1 F2 PCM译码 F1 CP PCM译码 CP SRA SRB 图中STA、STB分别为发端的两路模拟话音信号，BS为时钟信号，SLA、SLB为抽样

信号，F为帧同步码，AK为绝对码，BK为相对码。在收端CP为位同步信号，FS为帧同步信号，F1、F2为两个路同步信号，SRA、SRB为两个PCM译码器输出的模拟话音信号。

图中发滤波器用来进入信道的信号带宽，提高信道的频带利用率。收滤波器用来滤除带外噪声并与发滤波器、信道相配合满足无码间串扰条件。由于系统的频率特性、码速率与码间串扰之间的关系比较适合于软件仿真实验，再考虑到收端有关信号波形的可观测性，我们在本实验系统中省略了发滤波器、信道及收滤波器，而直接将2PSK调制器输出信号连接到载波提取单元和相干解调单元。

信道编译码实验易于用单元或软件仿真实现，所以本系统设计中考虑由实验者

通过设计实验模块用CPLD设计自行完成。

对普通语音信号进行编码而产生的PCM信号是随机信号，不适于用示波器观察信号传输过程中的变化。所以我们用24比特为一帧的周期信号取代实际的数字语音信号作为发端的AK信号，该周期信号由两路数据（每路8比特）和7比特帧同步码以及一未定义比特复接而成。在收端对两路数据进行分接，形成两路并行码和两路串行码，发端的24比特信号可根据实验需要任意设置。

由两路实际的话音信号(或两路正弦信号)形成的PCM时分复用信号则不再经过调制、解调而直接送给PCM译码器，实验者可以观察到PCM话音（或正弦信号）波形、量化噪声、过载噪声，从而理解PCM编译码原理。

HDB3码及AMI码是基带传输中的重要码型，其编码规律、位同步提取原理是课堂教学中的重点和难点，因此也是本实验系统重点考虑的内容。

目前ΔM应用不广泛且无统一的国际标准，故本实验系统中没有考虑。

TX-6型通信原理教学实验系统由下面十二个单元构成，其印刷电路板布局图见后。 1. 数字信源单元

该单元产生码速率约为170.5KB的单极性不归零码（NRZ码），数字信号帧长为24bit，其中包括两路数字信息，每路8bit，另外8bit中的7bit为集中插入帧同步码，1bit无定义。本单元还产生了M序列信号。

2. HDB3编译码单元

本单元可以用(AMI)HDB3编译码专用集成芯片CD22103芯片完成HDB3或AMI码的编译码，用带通滤波器及电荷泵锁相环提取位同步信号。

TX-6系统实际电路中数字信源单元的分频器、三选一、倒相器、抽样以及专用芯片CD22103等电路的功能用一片EPLD完成，具体见附录四。

3. 数字调制单元

该单元将NRZ码对频率约为2.216MHZ的正弦载波进行调制，产生2DPSK及2ASK信号。将NRZ码对2.216MHZ及1.608MHZ的正弦信号进行调制产生2FSK信号。

4. 载波同步单元

该单元采用平方环从2DPSK信号中提取相干载波。 5. 2DPSK解调单元

该单元采用相干解调方法解调2DPSK信号。 6. 2FSK解调单元

该单元采用过零检测方法解调2FSK信号。 7. 位同步单元

该单元用全数字锁相环从信源的NRZ信号中或从2DPSK解调单元（或2FSK解调单元）的比较器输出信号中提取位同步信号。

8. 帧同步单元

该单元从信源的NRZ信号或从2DPSK解调单元（或2FSK解调单元）解调输出的NRZ信号中提取帧同步信号。

9. 数字终端单元

该单元输入NRZ信号、位同步信号、帧同步信号，在位同步及帧同步信号控制下，

将两路数字信息从时分复用NRZ信号分接出来，并用发光二极管显示。

10. PCM编译码单元

本单元采用TP3057芯片对两路模拟音频信号进行PCM编码和译码。时分复用PCM信号码速率为2.048MB，帧结构类似于PCM基群信号，但只传输两路数字音频信号，其中一路信号放在第2个时隙，另一路可放在第1、2、5、7任何一个时隙内，第0个时隙中有7位帧同步码，其余29个时隙为全0码。

11. 两人通话单元

该单元包含音频放大和衰减电路，与PCM编译码单元连接可进行两人时分复用通话实验。话音抽样频率可选择为8K/4K/2K Hz。

12．设计实验模块

该模块以Xilinx的CPLD芯片XC95108为核心，利用简单的外围电路和数字信源单元等输入的信号，由实验者通过硬件描述语言自行设计完成某些通信单元的功能。

用上述前8个单元可构成一个理想信道2DPSK或者2FSK通信系统，用1、6、7、8单元可构成一个理想信道数字基带通信系统。

利用TX-6型实验设备，可开设数字基带信号、数字调制、模拟锁相环与载波同步、数字解调与眼图、数字锁相环与位同步、帧同步、时分复用数字基带通信系统、时分复用2DPSK/ 2FSK通信系统、PCM编译码、时分复用通话与抽样定理等十个验证性实验和设计性实验。通过这些实验，同学们可以获得数字通信时分复用技术及传输技术的感性认识、巩固课堂上所学的理论知识。

在学习《通信原理》这门课之前，同学们已基本具备了模拟电路及数字电路的分析、设计及调试能力，通信实验的主要目的是帮助大家理解通信系统的整体概念及基本理论。因此在实验指导书中，不必详细地分析各个单元电路的工作过程，只说明了它们的作用。

TX-6型实验设备所需三输出直流稳压电源（+5V、3A，+12V、0.5A，12V、0.5A）已内置，实验时只需将交流220V通过电源线接到实验箱左侧的插座内。实验电源开关在插座的旁边，开关中带指示灯。

实验必备仪器为20MHZ双踪模拟示波器，设计性实验需要计算机配合。在某些实验步骤中，需用频率计、低失真度低频信号源、失真仪、频谱仪等,但无这些仪器时绝大部分实验内容仍可完成。

本实验设备还有待进一步完善，实验指导书中也难免有不当之处，期望同学们及有关老师提出宝贵意见。

TX-6 通信原理教学实验系统 布局示意图电源接入+5V-12V+12VGNDNRZBS-RAMI-HDB3编译码AMI-HDB3 CODEC单刀双掷开关AMI数字终端DIGITAL TERMINALK4HDB3AMI-HDB3BPFDETGNDS-INSDBDFDB1B2D1D2F1F2GND数字信源DIGITAL SOURCE2DPSK 解调器数字调制DIGITAL MODULATER电位器MU2DPSK DEMODULATORR39LPFBKVCAK-OUTCMBS-INGND八位手动开关ON K1GNDCLKBS-OUTDIP8ON K2NRZ-OUT(AK)DIP8ON K3(外同步)FSGNDDIP82FSK 解调器2FSK DEMODULATORNRZK7M序列CARBK2DPSK2FSK2ASKGNDFDLPFCMBS-INAK-OUTC34GNDC2位同步可变电容帧同步FRAME SYNCHRONIZER复位键载波同步CARRIER SYNCHRONIZER可变电容BIT SYNCHRONIZERS-INONBS-OUTGNDS-INBS-INGAL÷24THFSMUVCOUdCAR-OUTGNDR19R20K11OFF设计实验K8K10四位手动开关DIP41 2 5 7DIP4K9GNDPCM编译码PCM CODECSTA-INBSSL0SLASLBSRBSTASRASTBPCMPCM-APCM-BK5STA-SSTB-IN8 4 2 _kHZDIP4IN 1 2 3 4STB-SK6SLBJTAG插座CLK2FS-DOUT1OUT2OUT3BOUTGND两人通话接口(A)MIC(话筒)SPEAKER(耳机)STASRBSRASTB-OUT-IN-IN-OUTMICSPEAKER接口(B)

目 录

实验一 数字基带信号 …………………………………………………… 1 实验二 数字调制 ………………………………………………………… 10 实验三 实验四 实验五 实验六 实验七 实验八 实验九 PCM实验十 实验十一附录一 附录二 附录三 参考文献

模拟锁相环与载波同步 ………………………………………… 15 数字解调与眼图 ………………………………………………… 21 数字锁相环与位同步 …………………………………………… 26 帧同步 …………………………………………………………… 32 时分复用数字基带通信系统 …………………………………… 37 时分复用2DPSK、2FSK通信系统 ……………………………… 42 编译码 ……………………………………………………… 44 时分复用通话与抽样定理 ……………………………………… 52 通信模块设计 …………………………………………………… 54 各单元电路原理图 ……………………………………………… 58 主要集成电路芯片真值表和封装 ……………………………… 67 信源和HDB3编译码模块中的EPLD功能说明 ………………… 78 …………………………………………………………………… 80

实验一 数字基带信号

一、 实验目的

1、了解单极性码、双极性码、归零码、不归零码等基带信号波形特点。 2、掌握AMI、HDB3码的编码规则。

3、掌握从HDB3码信号中提取位同步信号的方法。

4、掌握集中插入帧同步码时分复用信号的帧结构特点。

5、了解HDB3（AMI）编译码集成电路CD22103。 二、 实验内容

1、用示波器观察单极性非归零码（NRZ）、传号交替反转码（AMI）、三阶高密度双极性码（HDB3）、整流后的AMI码及整流后的HDB3码。

2、用示波器观察从HDB3码中和从AMI码中提取位同步信号的电路中有关波形。

3、用示波器观察HDB3、AMI译码输出波形。 三、 基本原理

本实验使用数字信源模块和HDB3编译码模块。 1、数字信源

本模块是整个实验系统的发终端，模块内部只使用+5V电压，其原理方框图如图1-1所示，电原理图如图1-3所示（见附录）。本单元产生NRZ信号，信号码速率约为170.5KB，帧结构如图1-2所示。帧长为24位，其中首位无定义，第2位到第8位是帧同步码（7位巴克码1110010），另外16位为2路数据信号，每路8位。此NRZ信号为集中插入帧同步码时分复用信号，实验电路中数据码用红色发光二极管指示，帧同步码及无定义位用绿色发光二极管指示。发光二极管亮状态表示1码，熄状态表示0码。 本模块有以下测试点及输入输出点：  CLK 晶振信号测试点  BS-OUT 信源位同步信号输出点/测试点（2个）  FS 信源帧同步信号输出点/测试点  NRZ-OUT(AK) NRZ信号(绝对码)输出点/测试点（4个） 图1-1中各单元与电路板上元器件对应关系如下：  晶振 CRY：晶体；U1：反相器7404

 分频器 U2：计数器74161；U3：计数器74193；U4：计数器40160

·1·

 并行码产生器

 八选一  三选一  倒相器

 抽样

K1、K2、K3：8位手动开关，从左到右依次与帧同步码、数据1、数据2相对应；发光二极管：左起分别与一帧中的24位代码相对应

U5、U6、U7：8位数据选择器4512 U8：8位数据选择器4512 U20：非门74HC04 U9：D触发器74HC74

并 行 码 产 生 器八选一S1八选一八选一分S2S3S4S5BS倒相器FS三选一 BS-OUTNRZ 晶振CLK频无定义位帧同步码×1110010×××××××××××××××× 图1-2 帧结构

下面对分频器，八选一及三选一等单元作进一步说明。 （1）分频器

74161进行13分频，输出信号频率为341kHz。74161是一个4位二进制加计数器，预置在3状态。

74193完成÷2、÷4、÷8、÷16运算，输出BS、S1、S2、S3等4个信号。BS为位同步信号，频率为170.5kHz。S1、S2、S3为3个选通信号，频率分别为BS信号频率的1/2、1/4和1/8。74193是一个4位二进制加/减计数器，当CPD= PL =1、MR=0时，可在Q0、Q1、Q2及Q3端分别输出上述4个信号。

40160是一个二一十进制加计数器，预置在7状态，完成÷3运算，在Q0和Q1端分别输出选通信号S4、S5，这两个信号的频率相等、等于S3信号频率的1/3。 ·2·

器抽 NRZ-OUT样 图1-1 数字信源方框图

数据1数据2 分频器输出的S1、S2、S3、S4、S5等5个信号的波形如图1-4（a）和1-4（b）所示。

（2）八选一

采用8路数据选择器4512，它内含了8路传输数据开关、地址译码器和三态驱动器，其真值表如表1-1所示。U5、U6和U7的地址信号输入端A、B、C并连在一起并分别接S1、S2、S3信号，它们的8个数据信号输入端x0 ~ x7分别K1、K2、K3输出的8

个并行信号连接。由表1-1可以分析出U5、U6、U7输出信号都是码速率为170.5KB、以8位为周期的串行信号。

（3）三选一

三选一电路原理同八选一电路原理。S4、S5信号分别输入到U8的地址端A和B，U5、U6、U7输出的3路串行信号分别输入到U8的数据端x3、x0、x1，U8的输出端即是一个码速率为170.5KB的2路时分复用信号，此信号为单极性不归零信号（NRZ）。

S1S2S3(a)S3S4S5(b)

图1-4 分频器输出信号波形

（4）倒相与抽样

图1-1中的NRZ信号的脉冲上升沿或下降沿比BS信号的下降沿稍有点迟后。在实 验二的数字调制单元中，有一个将绝对码变为相对码的电路，要求输入的绝对码信号的上升沿及下降沿与输入的位同步信号的上升沿对齐，而这两个信号由数字信源提供。倒相与抽样电路就是为了满足这一要求而设计的，它们使NRZ-OUT及BS-OUT信号满足码变换电路的要求。

表1-1 4512真值表

C 0 0 0

B 0 0 1

A 0 1 0

INH 0 0 0

DIS 0 0 0

Z x0 x1 x2

·3·

0 1 1 1 1 Φ Φ 1 0 0 1 1 Φ Φ 1 0 1 0 1 Φ Φ 0 0 0 0 0 1 Φ 0 0 0 0 0 0 1 x3 x4 x5 x6 x7 0 高阻

FS信号可用作示波器的外同步信号，以便观察2DPSK等信号。

FS信号、NRZ-OUT信号之间的相位关系如图1-5所示，图中NRZ-OUT的无定义位为0，帧同步码为1110010，数据1为11110000，数据2为00001111。FS信号的低电平、高电平分别为4位和8位数字信号时间，其上升沿比NRZ-OUT码第一位起始时间超前一个码元。

帧同步码NRZ-OUT数据1数据2FS

图1-5 FS、NRZ-OUT波形

2. HDB3编译码

原理框图如图1-6所示。本模块内部使用+5V和-5V电压，其中-5V电压由-12V电源经三端稳压器7905变换得到。 本单元有以下信号测试点：  NRZ 译码器输出信号  BS-R 锁相环输出的位同步信号 （AMI）HDB3 编码器输出信号  BPF 带通滤波器输出信号

 DET （AMI）HDB3整流输出信号 +H-OUT NRZ-IN (AMI)HDB3 BS-IN 编译码器 -H-OUT 单—双 变 换 HDB3 (AMI) 双—单 变 换 +H -H 整流器 相加器 NRZ （AMI） BS-R 锁相环 限幅放大 BPF 带通 DET

图1-6 HDB3编译码方框图

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本模块上的开关K4用于选择码型，K4位于左边A（AMI端）选择AMI码，位于右边H（HDB3端）选择HDB3码。

图1-6中各单元与电路板上元器件的对应关系如下：  HDB3编译码器 U10：HDB3编译码集成电路CD22103A  单/双极性变换器 U11：模拟开关4052  双/单极性变换器 U12：非门74HC04

 相加器 U17：或门74LS32  带通滤波器 U13、U14：运放UA741  限幅放大器 U15：运放LM318

 锁相环 U16：集成锁相环CD4046

信源部分的分频器、三选一、倒相器、抽样以及(AMI)HDB3编译码专用集成芯片CD22103等电路的功能可以用一片EPLD（EPM70）芯片完成，说明见附录四。 下面简单介绍AMI、HDB3码编码规律。

AMI码的编码规律是：信息代码1变为带有符号的1码即+1或-1，1的符号交替反转；信息代码0的为0码。AMI码对应的波形是占空比为0.5的双极性归零码，即脉冲宽度τ与码元宽度（码元周期、码元间隔）TS的关系是τ=0.5TS。

HDB3码的编码规律是：4个连0信息码用取代节000V或B00V代替，当两个相邻V码中间有奇数个信息1码时取代节为000V，有偶数个信息1码（包括0个信息1码）时取代节为B00V，其它的信息0码仍为0码；信息码的1码变为带有符号的1码即+1或-1；HDB3码中1、B的符号符合交替反转原则，而V的符号破坏这种符号交替反转原则，但相邻V码的符号又是交替反转的；HDB3码是占空比为0.5的双极性归零码。

设信息码为0000 0110 0001 0000 0，则NRZ码、AMI码，HDB3码如图1-8所示。 分析表明，AMI码及HDB3码的功率谱如图1-9所示，它不含有离散谱fS成份（fS =1/TS，等于位同步信号频率）。在通信的终端需将它们译码为NRZ码才能送给数字终端机或数模转换电路。在做译码时必须提供位同步信号。工程上，一般将AMI或HDB3码数字信号进行整流处理，得到占空比为0.5的单极性归零码（RZ|τ=0.5TS）。这种信号的功率谱也在图1-9中给出。由于整流后的AMI、HDB3码中含有离散谱fS ，故可用一个窄带滤波器得到频率为fS的正弦波，整形处理后即可得到位同步信号。

图1-8 NRZ、AMI、HDB3关系图

·5·

图1-9 AMI、HDB3、RZ|τ=0.5TS频谱

可以用CD22103集成电路进行AMI或HDB3编译码。当它的第3脚（HDB3/ AMI）接+5V时为HDB3编译码器，接地时为AMI编译码器。编码时，需输入NRZ码及位同步信号，它们来自数字信源单元，已在电路板上连好。CD22103编码输出两路并行信号+H-OUT和-H-OUT，它们都是半占空比的正脉冲信号，分别与AMI或HDB3码的正极性信号及负极性信号相对应。这两路信号经单/双极性变换后得到AMI码或HDB3。

双/单极性变换及相加器构成一个整流器。整流后的DET信号含有位同步信号频率离散谱。本单元中带通滤波器实际是一个正反馈放大器。当无输入信号时，它工作在自激状态；而输入信号将放大器的自激信号频率向码速率方向牵引。它的输出BPF是一个幅度和周期都不恒定的准周期信号。对此信号进行限幅放大处理后得到幅度恒定、周期变化的脉冲信号，但仍不能将此信号作为译码器的位同步信号，需作进一步处理。当锁相环的自然谐振频率足够小时，对输入的电压信号可等效为窄带带通滤波器（关于锁相环的基本原理将在实验三中介绍）。本单元中采用电荷泵锁相环构成一个Q值约为35的的窄带带通滤波器，它可以输出一个符合译码器要求的位同步信号BS-R。

译码时，需将AMI或HDB3码变换成两路单极性信号分别送到CD22103的第11、第13脚，此任务由双/单变换电路来完成。

当信息代码连0个数太多时，从AMI码中较难于提取稳定的位同步信号，而HDB3中连0个数最多为3，这对提取高质量的位同信号是有利的。这也是HDB3码优于AMI码之处。HDB3码及经过随机化处理的AMI码常被用在PCM一、二、三次群的接口设备中。

在实用的HDB3编译码电路中，发端的单/双极性变换器一般由变压器完成；收端的双/单极性变换电路一般由变压器、自动门限控制和整流电路完成，本实验目的是掌握HDB3编码规则，及位同步提取方法，故对极性变换电路作了简化处理，不一定符合实用要求。

CD22103的引脚及内部框图如图1-10所示，详细说明如下：

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图1-10 CD22103的引脚及内部框图

（1）NRZ-IN （2）CTX （3）HDB3/ AMI 编码器NRZ信号输入端；

编码时钟（位同步信号）输入端；

码型选择端：接TTL高电平时，选择HDB3码；接TTL低电平时，选择AMI码；

（4）NRZ-OUT HDB3译码后信码输出端； （5）CRX 译码时钟（位同步信号）输入端； （6）RAIS 告警指示信号（AIS）检测电路复位端，负脉冲有效； （7）AIS AIS信号输出端，有AIS信号为高电平，无ALS信号时

为低电平；

（8）VSS 接地端； （9）ERR 不符合HDB3/AMI编码规则的误码脉冲输出端； （10）CKR HDB3码的汇总输出端； （11）+HDB3-IN HDB3译码器正码输入端； （12）LTF HDB3译码内部环回控制端，接高电平时为环回，接低电

平时为正常；

（13）-HDB3-IN HDB3译码器负码输入端； （14）-HDB3-OUT HDB3编码器负码输出端； （15）+HDB3-OUT HDB3编码器正码输出端； （16）VDD 接电源端（+5V）

CD22103主要由发送编码和接收译码两部分组成，工作速率为50Kb/s~10Mb/s。两部分功能简述如下。 发送部分：

当HDB3/ AMI 端接高电平时，编码电路在编码时钟CTX下降沿的作用下，将NRZ码

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编成HDB3码（+HDB3-OUT、-HDB3-OUT两路输出）；接低电平时，编成AMI码。编码输出比输入码延迟4个时钟周期。 接收部分：

（1）在译码时钟CRX的上升沿作用下，将HDB3码（或AMI码）译成NRZ码。译码输出比输入码延迟4个时钟周期。

（2）HDB3码经逻辑组合后从CKR端输出，供时钟提取等外部电路使用；

（3）可在不断业务的情况下进行误码监测，检测出的误码脉冲从ERR端输出，其脉宽等于收时钟的一个周期，可用此进行误码计数。 （4）可检测出所接收的AIS码，检测周期由外部RAIS决定。据CCITT规定，在RAIS信号的一个周期（500s）内，若接收信号中“0”码个数少于3，则AIS端输出高电平，使系统告警电路输出相应的告警信号，若接收信号中“0”码个数不少于3，AIS端输出低电平，表示接收信号正常。

（5）具有环回功能 四、 实验步骤

本实验使用数字信源单元和HDB3编译码单元。

1、熟悉数字信源单元和HDB3编译码单元的工作原理。接好电源线，打开电源开关。 2、 用示波器观察数字信源单元上的各种信号波形。

用信源单元的FS作为示波器的外同步信号，示波器探头的地端接在实验板任何位置的GND点均可，进行下列观察：

（1）示波器的两个通道探头分别接信源单元的NRZ-OUT和BS-OUT，对照发光二极管的发光状态，判断数字信源单元是否已正常工作（1码对应的发光管亮，0码对应的发光管熄）；

（2）用开关K1产生代码×1110010（×为任意代码，1110010为7位帧同步码），K2、K3产生任意信息代码，观察本实验给定的集中插入帧同步码时分复用信号帧结构，和NRZ码特点。

3、 用示波器观察HDB3编译单元的各种波形。 仍用信源单元的FS信号作为示波器的外同步信号。 （1）示波器的两个探头CH1和CH2分别接信源单元的NRZ-OUT和HDB3单元的AMI-HDB3，将信源单元的K1、K2、K3每一位都置1，观察全1码对应的AMI码（开关K4置于左方AMI端）波形和HDB3码（开关K4置于右方HDB3端）波形。再将K1、K2、K3置为全0，观察全0码对应的AMI码和HDB3码。观察时应注意AMI、HDB3码的码元都是占空比为0.5的双极性归零矩形脉冲。编码输出AMI-HDB3比信源输入NRZ-OUT延迟了4个码元。 （2）将K1、K2、K3置于0111 0010 0000 1100 0010 0000态，观察并记录对应的AMI码和HDB3码。 （3）将K1、K2、K3置于任意状态，K4先置左方（AMI）端再置右方（HDB3）端，CH1接信源单元的NRZ-OUT，CH2依次接HDB3单元的DET、BPF、BS-R和NRZ ，观察这·8·

些信号波形。观察时应注意：  HDB3单元的NRZ信号（译码输出）滞后于信源模块的NRZ-OUT信号（编码输入）8个码元。

 DET是占空比等于0.5的单极性归零码。

 BPF信号是一个幅度和周期都不恒定的准正弦信号，BS-R是一个周期基本恒定（等于一个码元周期）的TTL电平信号。

 信源代码连0个数越多，越难于从AMI码中提取位同步信号（或者说要求带通滤波的Q值越高，因而越难于实现），而HDB3码则不存在这种问题。本实验中若24位信源代码中连零很多时，则难以从AMI码中得到一个符合要求的稳定的位同步信号，因此不能完成正确的译码（由于分离参数的影响，各实验系统的现象可能略有不同。一般将信源代码置成只有1个“1”码的状态来观察译码输出）。若24位信源代码全为“0”码，则更不可能从AMI信号（亦是全0信号）得到正确的位同步信号。

五、 实验报告要求

1. 根据实验观察和纪录回答：

（1）不归零码和归零码的特点是什么？

（2）与信源代码中的“1”码相对应的AMI码及HDB3码是否一定相同？为什么？ 2. 设代码为全1，全0及0111 0010 0000 1100 0010 0000，给出AMI及HDB3码的代码和波形。

3. 总结从HDB3码中提取位同步信号的原理。

4. 试根据占空比为0.5的单极性归零码的功率谱密度公式说明为什么信息代码中的连0码越长，越难于从AMI码中提取位同步信号，而HDB3码则不存在此问题。

·9·

实验二 数字调制

一、 实验目的

1、掌握绝对码、相对码概念及它们之间的变换关系。 2、掌握用键控法产生2ASK、2FSK、2DPSK信号的方法。

3、掌握相对码波形与2PSK信号波形之间的关系、绝对码波形与2DPSK信号波形之间的关系。

4、了解2ASK、2FSK、2DPSK信号的频谱与数字基带信号频谱之间的关系。

二、 实验内容

1、用示波器观察绝对码波形、相对码波形。

2、用示波器观察2ASK、2FSK、2PSK、2DPSK信号波形。

3、用频谱仪观察数字基带信号频谱及2ASK、2FSK、2DPSK信号的频谱。 三、 基本原理

本实验用到数字信源模块和数字调制模块。信源模块向调制模块提供数字基带信号（NRZ码）和位同步信号BS（已在实验电路板上连通，不必手工接线）。调制模块将输入的绝对码AK（NRZ码）变为相对码BK、用键控法产生2ASK、2FSK、2DPSK信号。调制模块内部只用+5V电压。

数字调制单元的原理方框图如图2-1所示，电原理图如图2-2所示（见附录）。

晶振÷2(A)滤波器CAR放大器2PSK调制 射随器2DPSK÷2(B)滤波器CAR/22FSK调制CAR2FSKNRZAK BS码变换BK2ASK调制2ASK

图2-1 数字调制方框图

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本单元有以下测试点及输入输出点：  CAR 2DPSK信号载波测试点  BK 相对码测试点  2DPSK 2DPSK信号测试点/输出点，VP-P>0.5V  2FSK 2FSK信号测试点/输出点，VP-P>0.5V  2ASK 2ASK信号测试点，VP-P>0.5V

用2-1中晶体振荡器与信源共用，位于信源单元，其它各部分与电路板上主要元器件对应关系如下：  2（A） U8：双D触发器74LS74  2（B） U9：双D触发器74LS74  滤波器A V6：三极管9013，调谐回路  滤波器B V1：三极管9013，调谐回路  码变换 U18：双D触发器74LS74；U19：异或门74LS86  2ASK调制 U22：三路二选一模拟开关4053  2FSK调制 U22：三路二选一模拟开关4053  2PSK调制 U21：八选一模拟开关4051  放大器 V5：三极管9013  射随器 V3：三极管9013

将晶振信号进行2分频、滤波后，得到2ASK的载频2.2165MHZ。放大器的发射极和集电极输出两个频率相等、相位相反的信号，这两个信号就是2PSK、2DPSK的两个载波，2FSK信号的两个载波频率分别为晶振频率的1/2和1/4，也是通过分频和滤波得到的。 下面重点介绍2PSK、2DPSK。2PSK、2DPSK波形与信息代码的关系如图2-3所示。

图2-3 2PSK、2DPSK波形

图中假设码元宽度等于载波周期的1.5倍。2PSK信号的相位与信息代码的关系是：前后码元相异时，2PSK信号相位变化180，相同时2PSK信号相位不变，可简称为“异变同不变”。2DPSK信号的相位与信息代码的关系是：码元为“1”时，2DPSK信号的相位变化180。码元为“0”时，2DPSK信号的相位不变，可简称为“1变0不变”。 应该说明的是，此处所说的相位变或不变，是指将本码元内信号的初相与上一码元内信号的末相进行比较，而不是将相邻码元信号的初相进行比较。实际工程中，2PSK

·11·

或2DPSK信号载波频率与码速率之间可能是整数倍关系也可能是非整数倍关系。但不管是那种关系，上述结论总是成立的。

本单元用码变换——2PSK调制方法产生2DPSK信号，原理框图及波形图如图2-4所示。相对于绝对码AK、2PSK调制器的输出就是2DPSK信号，相对于相对码、2PSK调制器的输出是2PSK信号。图中设码元宽度等于载波周期，已调信号的相位变化与AK、BK的关系当然也是符合上述规律的，即对于AK来说是“1变0不变”关系，对于BK来说是“异变同不变”关系，由AK到BK的变换也符合“1变0不变”规律。

图2-4中调制后的信号波形也可能具有相反的相位，BK也可能具有相反的序列即00100，这取决于载波的参考相位以及异或门电路的初始状态。 2DPSK通信系统可以克服上述2PSK系统的相位模糊现象，故实际通信中采用2DPSK而不用2PSK（多进制下亦如此，采用多进制差分相位调制MDPSK），此问题将在数字解调实验中再详细介绍。

AKBK-1+TSBK2DPSK(AK)2PSK调制2PSK(BK)

图2-4 2DPSK调制器

2PSK信号的时域表达式为

S(t)= m(t)Cosωct

式中m(t)为双极性不归零码BNRZ，当“0”、“1”等概时m(t)中无直流分量，S(t)中无载频分量，2DPSK信号的频谱与2PSK相同。

2ASK信号的时域表达式与2PSK相同，但m(t)为单极性不归零码NRZ，NRZ中有直流分量，故2ASK信号中有载频分量。

2FSK信号（相位不连续2FSK）可看成是AK与AK调制不同载频信号形成的两个2ASK信号相加。时域表达式为

S(t)m(t)cosc1tm(t)cosc2t

式中m(t)为NRZ码。

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fc-fs fc fc+fs f2ASKfc-fs fc fc+fs2PSK（2DPSK）f fc1-fs fc1 fc2 fc2+fs2FSKf图2-5 2ASK、2PSK（2DPSK）、2FSK信号功率谱

设码元宽度为TS，fS =1／TS在数值上等于码速率，2ASK、2PSK（2DPSK）、2FSK的功率谱密度如图2-5所示。可见，2ASK、2PSK（2DPSK）的功率谱是数字基带信号m(t)功率谱的线性搬移，故常称2ASK、2PSK（2DPSK）为线性调制信号。多进制的MASK、MPSK（MDPSK）、MFSK信号的功率谱与二进制信号功率谱类似。

本实验系统中m(t)是一个周期信号，故m(t)有离散谱，因而2ASK、2PSK（2DPSK）、2FSK也具有离散谱。

四、 实验步骤

本实验使用数字信源单元及数字调制单元。

1、熟悉数字调制单元的工作原理。接通电源，打开实验箱电源开关。将数字调制单元单刀双掷开关K7置于左方N（NRZ）端。

2、用数字信源单元的FS信号作为示波器的外同步信号，示波器CH1接信源单元的(NRZ-OUT)AK（即调制器的输入），CH2接数字调制单元的BK，信源单元的K1、K2、K3置于任意状态（非全0），观察AK、BK波形，总结绝对码至相对码变换规律以及从相对码至绝对码的变换规律。

3、示波器CH1接2DPSK，CH2分别接AK及BK，观察并总结2DPSK信号相位变化与绝对码的关系以及2DPSK信号相位变化与相对码的关系（此关系即是2PSK信号相位变化与信源代码的关系）。注意：2DPSK信号的幅度比较小，要调节示波器的幅度旋钮，而且信号本身幅度可能不一致，但这并不影响信息的正确传输。

4、示波器CH1接AK、CH2依次接2FSK和2ASK；观察这两个信号与AK的关系（注意“1”码与“0”码对应的2FSK信号幅度可能不相等，这对传输信息是没有影响的）。 5、用频谱议观察AK、2ASK、2FSK、2DPSK信号频谱（条件不具备时不进行此项观察）。

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五、 实验报告要求

1、设绝对码为全1、全0或1001 1010，求相对码。 2、设相对码为全1、全0或1001 1010，求绝对码。 3、设信息代码为1001 1010，假定载频分别为码元速率的1倍和1.5倍，画出2DPSK及2PSK信号波形。

4、总结绝对码至相对码的变换规律、相对码至绝对码的变换规律并设计一个由相对码至绝对码的变换电路。

5、总结2DPSK信号的相位变化与信息代码(即绝对码)之间的关系以及2DPSK信号的相位变化与相对码之间的关系（即2PSK的相位变化与信息代码之间的关系）。

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实验三 模拟锁相环与载波同步

一、 实验目的

1. 掌握模拟锁相环的工作原理，以及环路的锁定状态、失锁状态、同步带、捕捉带等基本概念。 2. 掌握用平方环法从2DPSK信号中提取相干载波的原理及模拟锁相环的设计方法。

3. 了解相干载波相位模糊现象产生的原因。 二、 实验内容

1. 观察模拟锁相环的锁定状态、失锁状态及捕捉过程。 2. 观察环路的捕捉带和同步带。

3. 用平方环法从2DPSK信号中提取载波同步信号，观察相位模糊现象。 三、 基本原理

通信系统中常用平方环或同相正交环（科斯塔斯环）从2DPSK信号中提取相干载波。本实验系统的载波同步提取模块用平方环，原理方框图如图3-1所示，电原理图如图3-2所示（见附录）。模块内部使用+5V、+12V、-12V电压，所需的2DPSK输入信号已在实验电路板上与数字调制单元2DPSK输出信号连在一起。

MUUd2DPSK平方鉴相器环路滤波器压控振荡器VCO放大整形÷2移相器滤波CAR-OUT器

图3-1 载波同步方框图

本模块上有以下测试点及输入输出点：  MU 平方器输出测试点，VP-P＞1V  VCO VCO输出信号测试点，VP-P＞0.2V  Ud 鉴相器输出信号测试点

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 CAR-OUT 相干载波信号输出点/测试点

图3-1中各单元与电路板上主要元器件的对应关系如下：  平方器 U25：模拟乘法器MC1496  鉴相器 U23：模拟乘法器MC1496；U24：运放UA741  环路滤波器 电阻R25、R68；电容C11  压控振荡器 CRY2：晶体；N3、N4：三极管3DG6

 放大整形 N5、N6：3DG6；U26:A：74HC04  ÷2 U27：D触发器7474  移相器 U28：单稳态触发器7474  滤波器 电感L2；电容C30

下面介绍模拟锁相环原理及平方环载波同步原理。

锁相环由鉴相器（PD）、环路滤波器（LF）及压控振荡器（VCO）组成，如图3-3所示。

ui(t)PDud(t)uc(t)LFVCOuo(t)

图3-3 锁相环方框图

模拟锁相环中，PD是一个模拟乘法器，LF是一个有源或无源低通滤波器。锁相环路是一个相位负反馈系统，PD检测ui(t)与uo(t)之间的相位误差并进行运算形成误差电压ud(t)，LF用来滤除乘法器输出的高频分量（包括和频及其他的高频噪声）形成控制电压uc(t)，在uc(t)的作用下、uo(t)的相位向ui(t)的相位靠近。设ui(t)=Uisin[ωit+θi(t)]，uo(t)=Uocos[ωit+θo(t)]，则ud(t)=Udsinθe(t)，θe(t)=θi(t)-θo(t)，故模拟锁相环的PD是一个正弦PD。设uc(t)=ud(t)F(P)，F(P)为LF的传输算子，VCO的压控灵敏度为K o，则环路的数学模型如图3-4所示。

i(t)++e(t)-Udsin( )ud(t)F(P)uc(t)Koo(t)P

图3-4 模拟环数学模型

当e(t)6时，Udsine(t)Ude，令Kd=Ud为PD的线性化鉴相灵敏度、单位

为V/rad，则环路线性化数学模型如图3-5所示。

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i(t)+-+e(t)KdF(P)KoPo(t)

图3-5 环路线性化数学模型

由上述数学模型进行数学分析，可得到以下重要结论：

 当ui(t)是固定频率正弦信号(θi(t)为常数)时，在环路的作用下，VCO输出信号频率可以由固有振荡频率ωo（即环路无输入信号、环路对VCO无控制作用时VCO的振荡频率），变化到输入信号频率ωi，此时θo(t)也是一个常数，ud(t)、uc(t)都为直流。我们称此为环路的锁定状态。定义Δωo=ωi-ωo为环路固有频差，Δωp表示环路的捕捉带，ΔωH表示环路的同步带，模拟锁相环中Δωp<ΔωH。当|Δωo|<ΔωP时，环路可以进入锁定状态。当|Δωo|<ΔωH时环路可以保持锁定状态。当|Δωo|>ΔωP时，环路不能进入锁定状态，环路锁定后若Δωo发生变化使|Δωo|>ΔωH，环路不能保持锁定状态。这两种情况下，环路都将处于失锁状态。失锁状态下ud(t)是一个上下不对称的差拍电压，当ωi>ωo，ud(t)是上宽下窄的差拍电压；反之ud(t)是一个下宽上窄的差拍电压。  环路对θi(t)呈低通特性，即环路可以将θi(t)中的低频成分传递到输出端，θi(t)中的高频成分被环路滤除。或者说，θo(t)中只含有θi(t)的低频成分，θi(t)中的高频成分变成了相位误差θe(t)。所以当ui(t)是调角信号时，环路对ui(t)等效为一个带通滤波器，离ωi较远的频率成分将被环路滤掉。

 环路自然谐振频率ωn及阻尼系数ζ(具体公式在下文中给出)是两个重要参数。ωn越小，环路的低通特性截止频率越小、等效带通滤波器的带宽越窄；ζ越大，环路稳定性越好。  当环路输入端有噪声时，θi(t)将发生抖动，ωn越小，环路滤除噪声的能力越强。实验一中的电荷泵锁相环4046的性能与模拟环相似，所以它可以将一个周期不恒定的信号变为一个等周期信号。

有关锁相环理论的详细论述，请读者参阅文献[3]。

对2DPSK信号进行平方处理后得

S2(t)m2(t)cos2ct(1cos2ct)/2，

此信号中只含有直流和2ωc频率成分，理论上对此信号再进行隔直流和二分频处理就可得到相干载波。锁相环似乎是多余的，当然并非如此。实际工程中考虑到下述问题必须用锁相环：

 平方电路不理想，其输出信号幅度随数字基带信号变化，不是一个标准的二倍频正弦信号。即平方电路输出信号频谱中还有其它频率成分，必须滤除。

 接收机收到的2DPSK信号中含有噪声（本实验系统为理想信道，无噪声），因而平方电路输出信号中也含有噪声，必须用一个窄带滤波器滤除噪声。

 锁相环对输入电压信号和噪声相当于一个带通滤波器，我们可以选择适当的环路

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参数使带通滤波器带宽足够小。

对于本模拟环，ωn、ζ、环路等效噪声带宽BL及等效带通滤波器的品质因数Q的计算公式如下：

nKdKo(R25R68)C116

,R68C11n2,BLnf (142),QoBL8 式中fo=4.433×10（HZ），等于载频的两倍。

设计环路时通过测量得到Kd、Ko，一般选ζ值为0.5~1，根据任务要求选定ωn后即

可求得环路滤波器的元件值。

当固有频差为0时，模拟环输出信号的相位超前输入相位90，必须对除2电路输出信号进行移相才能得到相干载波。移相电路由两个单稳态触发器U28:A和U28:B构成。U28:A被设置为上升沿触发，U28:B为下降沿触发，故改变U28:A输出信号的宽度即可改变U28:B输出信号的相位，从而改变相干载波的相位。此移相电路的移相范围小于90。在锁定状态下微调C34也会改变输出信号与输入信号的相位关系（为什么，请思考）。

可对相干载波的相位模糊作如下解释。在数学上对cos2ωct进行除2运算的结果是cosωct或-cosωct。实际电路也决定了相干载波可能有两个相反的相位，因二分频器的初始状态可以为“0”也可以是“1”。

四、 实验步骤

本实验使用数字信源单元、数字调制单元和载波同步单元。

1.熟悉载波同步单元的工作原理。接好电源线，打开实验箱电源开关。

2.检查要用到的数字信源单元和数字调制单元是否工作正常（用示波器观察信源NRZ-OUT(AK)和调制2DPSK信号有无，两者逻辑关系正确与否）。 3. 用示波器观察载波同步模块锁相环的锁定状态、失锁状态，测量环路的同步带、捕捉带。

环路锁定时ud为直流、环路输入信号频率等于反馈信号频率（此锁相环中即等于VCO信号频率）。环路失锁时ud为差拍电压，环路输入信号频率与反馈信号频率不相等。本环路输入信号频率等于2DPSK载频的两倍，即等于调制单元CAR信号频率的两倍。环路锁定时VCO信号频率等于CAR-OUT信号频率的两倍。所以环路锁定时调制单元的CAR和载波同步单元的CAR-OUT频率完全相等。

根据上述特点可判断环路的工作状态，具体实验步骤如下：

（1）观察锁定状态与失锁状态

打开电源后用示波器观察ud，若ud为直流，则调节载波同步模块上的可变电容C34，ud随C34减小而减小，随C34增大而增大（为什么？请思考），这说明环路处于锁定状态。用示波器同时观察调制单元的CAR和载波同步单元的CAR-OUT，可以看到两个信号频率·18·

相等。若有频率计则可分别测量CAR和CAR-OUT频率。在锁定状态下，向某一方向变化C34，可使ud由直流变为交流，CAR和CAR-OUT频率不再相等，环路由锁定状态变为失锁。

接通电源后ud也可能是差拍信号，表示环路已处于失锁状态。失锁时ud的最大值和最小值就是锁定状态下ud的变化范围（对应于环路的同步范围）。环路处于失锁状态时，CAR和CAR-OUT频率不相等。调节C34使ud的差拍频率降低，当频率降低到某一程度时ud会突然变成直流，环路由失锁状态变为锁定状态。

（2）测量同步带与捕捉带

环路处于锁定状态后，慢慢增大C34，使ud增大到锁定状态下的最大值ud1（此值不大于+12V）；继续增大C34，ud变为交流（上宽下窄的周期信号），环路失锁。再反向调节减小C34，ud的频率逐渐变低，不对称程度越来越大，直至变为直流。记环路刚刚由失锁状态进入锁定状态时鉴相器输出电压为ud2；继续减小C34，使ud减小到锁定状态下的最小值ud3；再继续减小C34，ud变为交流（下宽上窄的周期信号），环路再次失锁。然后反向增大C34，记环路刚刚由失锁状态进入锁定状态时鉴相器输出电压为ud4。

令ΔV1=ud1- ud3，ΔV2=ud2- ud4，它们分别为同步范围内及捕捉范围内环路控制电压的变化范围，可以发现ΔV1＞ΔV2。设VCO的灵敏度为K0(HZ/V)，则环路同步带ΔfH及捕捉带ΔfP分别为：ΔfH =K0ΔV1/2 ，ΔfP =K0ΔV2/2 。

应说明的是，由于VCO是晶体压控振荡器，它的频率变化范围比较小，调节C34时环路可能只能从一个方向由锁定状态变化到失锁状态，此时可用ΔfH =K0(ud1-6）或ΔfH =K0(6-ud3）、ΔfP =K0(ud2-6）或ΔfP =K0(6-ud4）来计算同步带和捕捉带，式中6为ud变化范围的中值（单位：V）。

作上述观察时应注意：

 ud差拍频率低但幅度大，而CAR和CAR-OUT的频率高但幅度很小，用示波器观察这些信号时应注意幅度旋钮和频率旋钮的调整。

 失锁时，CAR和CAR-OUT频率不相等，但当频差较大时，在鉴相器输出端电容的作用下，ud幅度较小。此时向某一方向改变C34，可使ud幅度逐步变大、频率逐步减小、最后变为直流，环路进入锁定状态。

 环路锁定时，ud不是一个纯净的直流信号，在直流电平上叠加有一个很小的交流信号。这种现象是由于环路输入信号不是一个纯净的正弦信号所造成的。 4. 观察环路的捕捉过程

先使环路处于失锁定状态，慢慢调节C34，使环路刚刚进入锁定状态后，关闭电源开关，然后再打开电源，用示波器观察ud，可以发现ud由差拍信号变为直流的变化瞬态过程。ud的这种变化表示了环路的捕捉过程。 5. 观察相干载波相位模糊现象

使环路锁定，用示波器同时观察调制单元的CAR和载波同步单元的CAR-OUT信号，反复断开、接通电源可以发现这两个信号有时同相、有时反相。

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五、实验报告要求

1. 总结锁相环锁定状态及失锁状态的特点。

2. 设K0=18 HZ/V ，根据实验结果计算环路同步带ΔfH及捕捉带ΔfP 。 3. 由公式nRCKdKo及6811n计算环路参数ωn和ζ，式中

2(R25R68)C114

3

-6

Kd=6 V/rad，Ko=2π×18 rad/s.v，R25=2×10，R68=5×10，C11=2.2×10F 。（fn=ωn/2π应远小于码速率，ζ应大于0.5)。

4. 总结用平方环提取相干载波的原理及相位模糊现象产生的原因。

5. 设VCO固有振荡频率f0 不变，环路输入信号频率可以改变，试拟订测量环路同步带及捕捉带的步骤。

·20·

实验四 数字解调与眼图

一、 实验目的

1. 掌握2DPSK相干解调原理。

2. 掌握2FSK过零检测解调原理。 二、 实验内容

1. 用示波器观察2DPSK相干解调器各点波形。

2. 用示波器观察2FSK过零检测解调器各点波形。 3．用示波器观察眼图。 三、 基本原理

可用相干解调或差分相干解调法（相位比较法）解调2DPSK信号。在相位比较法中，要求载波频率为码速率的整数倍，当此关系不能满足时只能用相干解调法。本实验系统中，2DPSK载波频率等码速率的13倍，两种解调方法都可用。实际工程中相干解调法用得最多。2FSK信号的解调方法有：包络括检波法、相干解调法、鉴频法、过零检测法等。 2DPSK-IN相乘MU器CAR-IN抽样判决器低通滤波器运放LPF比较CM-OUT器抽样器BKAK码反-OUT变换(a) 2FSK-IN单稳1整形1单稳2相加FD器VCBS-IN AK-OUT抽样判决器低通滤 LPF波器整形2CM抽样器 (b)BS-IN

图4-1 数字解调方框图

（a） 2DPSK相干解调 （b）2FSK过零检测解调

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本实验采用相干解调法解调2DPSK信号、采用过零检测法解调2FSK信号。2DPSK模块内部使用+5V、+12V和-12V电压，2FSK模块内部仅使用+5V电压。图4-1为两个解调器的原理方框图，其电原理图如图4-2所示（见附录）。 2DPSK解调模块上有以下测试点及输入输出点：  MU 相乘器输出信号测试点  LPF 低通、运放输出信号测试点  Vc 比较器比较电压测试点  CM 比较器输出信号的输出点/测试点  BK 解调输出相对码测试点  AK-OUT 解调输出绝对码的输出点/测试点（3个）  BS-IN 位同步信号输入点 2FSK解调模块上有以下测试点及输入输出点：  FD 2FSK过零检测输出信号测试点  LPF 低通滤波器输出点/测试点  CM 整形输出输出点/测试点  BS-IN 位同步信号输入点  AK-OUT 解调输出信号的输出点/测试点（3个） 2DPSK解调器方框图中各单元与电路板上元器件的对应关系如下：  相乘器 U29：模拟乘法器MC1496  低通滤波器 R31；C2  运放 U30：运算放大器UA741  比较器 U31：比较器LM710  抽样器 U32:A：双D触发器7474  码反变换器 U32:B：双D触发器7474；U33:A：异或门7486 2FSK解调器方框图中各单元与电路板上元器件对应关系如下：  整形1 U34:A：反相器74HC04  单稳1、单稳2 U35：单稳态触发器74123  相加器 U36：或门7432  低通滤波器 U37：运算放大器LM318；若干电阻、电容  整形2 U34:B：反相器74HC04

 抽样器 U38:A：双D触发器7474

在实际应用的通信系统中，解调器的输入端都有一个带通滤波器用来滤除带外的信道白噪声并确保系统的频率特性符合无码间串扰条件。本实验系统中为简化实验设备，发端即数字调制的输出端没有带通滤波器、信道是理想的，故解调器输入端就没加带通滤波器。

下面对2DPSK相干解调电路中的一些具体问题加以说明。  MU的波形接近图4-3所示的理论波形，略有区别。

 信源是周期为24bit的周期信号，当24bit的相对码BK中“1”码和“0”码个·22·

数不相等时，相乘器U29的输出信号MU及低通滤波器输出信号LPF是正负不对称的信号。在实际的2DPSK通信系统中，抽样判决器输入信号是一个均值为0且正负对称的信号，因此最佳判决电平为0。本实验系统中，Vc决定判决电平。当Vc=0而相对码BK中“1”码和“0”码个数差别太大时，可能出现误判决，即解调器出现误码。因为此时LPF信号的正电平或负电平非常接近0电平，抽样脉冲（位同步信号）稍不理想就会造成误码。电位器R39用来调节判决电平，当BK中“1”码与“0”码个数差别比较大时出现误码时，可调节R39使Vc等于LPF信号的中值（最佳判决门限）。实际通信系统中的2DPSK相干解调器（或差分相干解调器）不需要调节判决电平。

 比较器的输出CM为TTL电平信号，它不能作为相对码直接送给码反变器，因为它并不是一个标准的单极性非归零码，其单个“1”码对应的正脉冲的宽度可能小于码元宽度、也可能大于码元宽度。另外，当LPF中有噪声时，CM中还会出现噪声脉冲。

 异或门74LS86输出的绝对码波形的高电平上叠加有小的干扰信号，经U34整形后即可去掉。

DPSK相干解调器模块各点波形示意图如图4-3所示。

图4-3 2DPSK相干解调波形示意图

2FSK解调器工作原理及有关问题说明如下：

 图4-4为2FSK过零检测解调器各点波形示意图，图中设“1”码载频等于码速率的两倍，“0”码载频等于码速率。

 整形1和整形2的功能与比较器类似，在其输入端将输入信号叠加在2.5V上。74HC04的状态转换电平约为2.5V，可把输入信号进行硬限幅处理。整形1将正弦2FSK信号变为TTL电平的2FSK信号。整形2和抽样电路共同构成一个判决电平为2.5V的抽样判决器。

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图4-4 2FSK过零检测解调器各点波形示意图

 单稳1、单稳2分别被设置为上升沿触发和下降沿触发，它们与相加器一起共同对TTL电平的2FSK信号进行微分、整流处理。电位器R43和R44决定上升沿脉冲宽度及下降沿脉冲宽度（应基本相等）。

 R48可以调节滤波器的频率特性及LPF信号幅度，LPF不是TTL电平信号且不是标准的非归零码，必须进行抽样判决处理。U34对抽样判决输出信号进行整形。

四、 实验步骤

本实验使用数字信源单元、数字调制单元、载波同步单元、2DPSK解调单元及2FSK解调单元，它们之间的信号连结方式如图4-5所示,其中实线是指已在电路板上布好的,虚线是实验中要手工连接的。实际通信系统中，解调器需要的位同步信号来自位同步提取单元。本实验中尚未用位同步提取单元,所以位同步信号直接来自数字信源。在做2DPSK解调实验时，位同步信号送给2DPSK解调单元，做2FSK解调实验时则送到2FSK解调单元。

BS-OUT数字信源NRZ-OUT(AK)数字调制2FSK2DPSKBS-IN载波同步CAR-OUTBS-IN2FSK解调2DPSK解调

图4-5 数字解调实验连接图

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1. 复习前面实验的内容并熟悉2DPSK解调单元及2FSK解调单元的工作原理，接通实验箱电源。将数字调制单元单刀双掷开关K7置于左方NRZ端。

2. 检查要用到的数字信源、数字调制及载波同步单元是否工作正常，保证载波同

步单元处于同步态！

3. 2DPSK解调实验

（1）将数字信源单元的BS-OUT用信号连线连接到2DPSK解调单元的BS-IN点,以信源单元的FS信号作为示波器外同步信号，将示波器的CH1接数字调制单元的BK，CH2（建议使用示波器探头的x10衰减档）接2DPSK解调单元的MU。MU与BK同相或反相，其波形应接近图4-3所示的理论波形。

（2）示波器的CH2接2DPSK解调单元的LPF，可看到LPF与MU同相。当一帧内BK中“1”码“0”码个数相同时，LPF的正、负极性信号电平与0电平对称，否则不对称。

（3）示波器的CH1接VC，调节电位器R39，保证VC处在0电平（当BK中“1”与“0”等概时LPF的中值即为0电平），此即为抽样判决器的最佳门限。

（4）观察数字调制单元的BK与2DPSK解调单元的MU、LPF、BK之间的关系，再观察数字信源单元中AK信号与2DPSK解调单元的MU、LPF、BK、AK-OUT信号之间的关系。

（5）断开、接通电源若干次，使发端CAR信号与载波同步CAR-OUT信号的相位关系出现跳变，重新进行步骤（4）中的观察。

（6）将数字调制单元单刀双掷开关K7置于右方（M序列）端，此时数字调制器输入的基带信号是伪随机序列（本系统中是M序列）信号。用示波器观察2DPSK解调单元LPF点，即可看到无噪声状态下的眼图。 4. 2FSK解调实验

将数字调制单元单刀双掷开关K7还原置于左方NRZ端。将数字信源单元的BS-OUT用信号连线换接到2FSK解调单元的BS-IN点,示波器探头CH1接数字调制单元中的AK，CH2分别接2FSK解调单元中的FD、LPF、CM及AK-OUT，观察2FSK过零检测解调器的解调过程（注意：低通及整形2都有倒相作用）。LPF的波形应接近图4-4所示的理论波形。

五、 实验报告要求

1. 设绝对码为1001101，根据实验观察得到的规律，画出如果相干载波频率等于码速率的1.5倍，在CAR-OUT与CAR同相、反相时2DPSK相干解调MU、LPF、BS、BK、AK波形示意图，总结2DPSK克服相位模糊现象的机理。

2. 设信息代码为1001101，2FSK的两个载频分别为码速率的四倍和两倍，根据实验观察得到的规律，画出2FSK过零检测解调器输入的2FSK波形及FD、LPF、BS、AK波形（设低通滤波器及整形2都无倒相作用）。

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实验五 数字锁相环与位同步

一、 实验目的

1. 掌握数字锁相环工作原理以及触发式数字锁相环的快速捕获原理。 2. 掌握用数字环提取位同步信号的原理及对信息代码的要求。

3. 掌握位同步器的同步建立时间、同步保持时间、位同步信号同步抖动等概念。 二、 实验内容

1. 观察数字环的失锁状态、锁定状态。 2. 观察数字环锁定状态下位同步信号的相位抖动现象及相位抖动大小与固有频差、信息代码的关系。

3. 观察数字环位同步器的同步保持时间与固有频差之间的关系。 三、 基本原理

可用窄带带通滤波器，锁相环来提取位同步信号。实验一中用模数混合锁相环（电荷泵锁相环）提取位同步信号，它要求输入信号是一个准周期数字信号。实验三中的模拟环也可以提取位同步信号，它要求输入准周期正弦信号。本实验使用数字锁相环提取位同步信号，它不要求输入信号一定是周期信号或准周期信号，其工作频率低于模数环和模拟环。

用于提取位同步信号的数字环有超前滞后型数字环和触发器型数字环，此实验系统中的位同步提取模块用的是触发器型数字环，它具有捕捉时间短、抗噪能力强等特点。位同步模块原理框图如图5-1所示，电原理图如图5-2所示（见附录）。其内部仅使用+5V电压。

晶振S-IN控制器ui鉴相器ud量化器Nd数字环路滤 波 器uoNc数控振荡 器BS脉冲BS-OUT展宽P1.7

图5-1 位同步器方框图

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位同步模块有以下测试点及输入输出点：  S-IN 基带信号输入点/测试点（2个）

 BS-OUT 位同步信号输出点/测试点（3个） 图5-1中各单元与电路板上元器件的对应关系如下：  晶振 CRY3：晶体；U39：7404  控制器 U48：或门7432；U41：计数器74190  鉴相器 U40：D触发器7474  量化器 U45：可编程计数器8254  数字环路滤波器 由软件完成  数控振荡 U46、U45：8254  脉冲展宽器 U47：单稳态触发器74123

位同步器由控制器、数字锁相环及脉冲展宽器组成，数字锁相环包括数字鉴相器、量化器、数字环路滤波器、数控振荡器等单元。 下面介绍位同步器的工作原理。 数字锁相环是一个单片机系统，主要器件是单片机C51及可编程计数器8254。环路中使用了两片8254，共六个计数器，分别表示为8254A0、8254A1、8254A2、8254B0、8254B1、8254B2。它们分别工作在M0、M1、M2三种工作模式。M0为计数中断方式，M1为单稳方式，M2为分频方式。除地址线、数据线外，每个8254芯片还有时钟输入端C、门控信号输入端G和输出端O。

数字鉴相器电原理图及波形图如图5-3（a）、图5-3（b）所示。输出信号宽度正比于信号ui及uo上升沿之间的相位差，最大值为ui的码元宽度。称此鉴相器为触发器型鉴相器，称包含有触发器型鉴相器的数字环路为触发器型数字锁相环。

udQRDQRDuiuoud(b) 波形cpuoDEc(a) 电路cpEcDui

图5-3 数字鉴相器

量化器把相位误差变为多进制数字信号，它由工作于M0方式、计数常数为N0的8254 B2完成（N0为量化级数，此处N0=52）。ud作为8254B2的门控信号，ud为高电平时8254B2进行减计数，ud为低电平时禁止计数，计数结束后从8254B2读得的数字为

Nd= N0-N’d

式中N’d为ud脉冲宽度的量化值（下面用量化值表示脉冲宽度和时间间隔），N0≥N’d，读数结束后再给8254B2写入计数常数N0。读数时刻由8254A2控制，它工作在M1模式，计

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数常数为N0，ui作为门控信号。一个ui脉冲使8254A2产生一个宽度为N0的负脉冲，倒相后变为正脉冲送到C51的INT1端，而C51的外中断1被设置为负跳变中断申请方式。由于8254A2产生的脉冲宽度不小于ud脉冲宽度且它们的前沿处于同一时刻，所以可以确保中断申请后对8254B2读数时它已停止计数。

数字环路滤波器由软件完成。可采用许多种软件算法，一种简单有效的方法是对一组N0作平均处理。设无噪声时环路锁定后ui与uo的相位差为N0/2，则在噪声的作用下，锁定时的相位误差可能大于N0/2也可能小于N0/2。这两种情况出现的概率相同，所以平均处理可以减小噪声的影响，m个Nd值的平均值为

NdNi1mdim

（5-2）

数字滤波器的输出为

Nc = No / 2 + Nd (5-3）

数控振荡器由四个8254计数器及一些门电路构成，其原理框图如图5-4所示，图中已注明了各个计数器的工作方式和计数常数。

以下分析环路的锁定状态及捕捉过程，此时不考虑噪声的影响。

G5OCNc-28254B1M 2 Nc-3u6ONo8254A1M 2 No+G6uoCGG4Ou5CNoG2u3G3GNc-28254B0M 1 Nc-2Gu1u4OG18254A0M1 NoNoCu2GP1.4

图5-4 数控振荡器

环路开始工作时，软件使8254B0和8254B1输出高电平，从而使8254A1处于计数工作状态、8254B1处于停止计数状态，G6处于开启状态，8254A1输出一个周期为N0的周期信号。若环路处于锁定状态，则N’d=N0/2，由式（5-1）及式（5-2）得Nd=N0/2。此时c51的P1.4口不输出触发脉冲，8254A0输出端仍保持初始化时的高电平，从而使8254B0的门控端G保持低电平、输出端O保持高电平。这样可保持8254A1、8254B1的工作状态不变、环路仍处于锁定状态。若环路失锁，则N’d≠N0/2，Nd≠N0/2，P1.4口输出一个正脉冲u2，在u2作用下，8254A0输出一个宽度为N0的负脉冲，倒相后变为正脉冲u3送给与门G2。·28·

G2的另一个输入信号u1来自8254A1。在G1输出的宽度为N 0的正脉冲持续时间内，8254A1一定有（也只有）一个负脉冲信号输入，此负脉冲经G4倒相后与G1输出的正脉冲相与后给8254B0的G端送一个触发信号u4。在u4的作用下，8254B0输出一个宽度为N0-2的负脉冲。在这段时间内，8254A1停止计数工作，8254B1进行减计数且在此时间内的最后一个时钟周期输出一个负脉冲。8254B0输出的负脉冲的后沿重新启动8254A1，使它重新作÷N0分频。设m=1，上述过程的有关波形如图5-5所示，图中uO为环路锁定状态下数控振荡器的输出信号。由图5-5可见，不管失锁时相位误差多少（不会大于N0），只要对数控振荡器作一次调整，就可使环路进入锁定状态，从而实现快速捕捉。 程序流程如图5-6所示，输入信号ui使IE1置“1”，且使8254B2计数，对IE1进行位操作时又使之置“0”。由于量化误差，故当Nd为N0／2，N0/2＋1或N0/2－1时，环路皆处于锁定状态，不对数控振荡器进行调整。程序中令m=16，进行16次鉴相后做一次平均运算，若发现环路失锁，则对数控振荡器进行一次调整。

控制器的作用是保证每次对8254B2进行读操作之前鉴相器只输出一个正脉冲，它由或门7432（U5:B）及16分频器74190（U13）组成。

uiN’du1u2u3u4u51NC-2NC-3NONONd2NONONO8254B0开始计数8254B1开始计数u6uOu’ONO NO /2 + Nd-1NO+11NONO

图5-5 捕获过程波形

当数字环输入信号的码速率与数控振荡器的固有频率完全相同时，环路锁定后输入信号与反馈信号（即位同步信号）的相位关系是固定的且符合抽样判决器的要求（当然开环时它们的相位误差也是固定的，但不符合抽样判决器的要求）。输入信号码速率决定于发送端的时钟频率，数控振荡器固有频率决定于位同步器的时钟频率和数控振荡器固有分频比。由于时钟信号频率稳定度是有限的，故这两个时钟信号的频率不可能完全相同，因此锁相环输入信号码速率与数控振荡器固有频率不可能完全相等（即环路固有频差不为0）。数字环位同步器是一个离散同步器，只有当输入信号的电平发生跳变时

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才可能对输入信号的相位和反馈信号的相位进行比较从而调整反馈信号的相位，在两次相位调整的时间间隔内，反馈信号的相位相对于输入信号的相位是变化的，即数字环位同步器提取的位同步信号的相位是抖动的，即使输入信号无噪声也是如此。

开 始求平均值Nd初始化LOOPLOOPLOOP1No/2是NdNo/21?N/21o m=16,IE1=0 置8254B2工作方式,计数常数,P1.7=0否否Nc1NoNd2IE1=1?是 P1.7=1读8254B2读数大于N0?否 累加运算累加了m次?是是 置8254B0和8254B1工作方式,计数常数P1.4口输出一个正脉冲否LOOP

图5-6 锁相环程序流程

显然，收发时钟频率稳定度越高，数字环的固有频差就越小，提取的位同步信号的相位抖动范围越小。反之，对同步信号的相位抖动要求越严格，则收发时钟的频率稳定度也应越高。

位同步信号抖动范围还与数字位同步器输入信号的连“1”或“0”个数有关，连“1”或“0”个数越多，两次相位调整之间的时间间隔越长，位同步信号的相位抖动越大。 对于NRZ码来说，允许其连“1”、连“0”的个数决定于数字环的同步保持时间tc。tc与收发时钟频率稳定度、码速率RB、允许的同步误差最大值2的关系为： tC =η/（2RBε）

tC的定义是：位同步器输入信号断开后，收发位同步信号相位误差不超过2的时间。 关于数字环位同步器的工作原理，可参考文献[3]、[4]、[5]。

用模拟环位同步器或模数环位同步器提取的位同步信号的相位抖动与固有频差无关，但随信息码连“1”、连“0”的个数增多而增大。

四、 实验步骤

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本实验使用数字信源单元和位同步单元。

1、熟悉位同步单元工作原理。将数字信源单元的NRZ-OUT用信号连线连接到位同步单元的S-IN点，接通实验箱电源。调整信源模块的K1、K2、K3开关，使NRZ-OUT的连“0”和连“1”个数较少。

2、观察数字环的锁定状态和失锁状态。

将示波器的两个探头分别接数字信源单元的NRZ-OUT和位同步单元的BS-OUT，调节位同步单元上的可变电容C2，观察数字环的锁定状态和失锁状态。锁定时BS-OUT信号上升沿位于NRZ-OUT信号的码元中间且在很小范围内抖动；失锁时，BS-OUT的相位抖动很大，可能超出一个码元宽度范围，变得模糊混乱。

3、观察位同步信号抖动范围与位同步器输入信号连“1”或连“0”个数的关系。

调节可变电容使环路锁定且BS-OUT信号相位抖动范围最小（即固有频差最小），增大NRZ-OUT信号的连“0”或连“1”个数，观察BS-OUT信号的相位抖动变化情况。 4、观察位同步器的快速捕捉现象、位同步信号相位抖动大小及同步保持时间与环路固有频差的关系。

先使BS-OUT信号的相位抖动最小，按一下复位键，观察NRZ-OUT与BS-OUT信号的之间的相位关系变化快慢情况，再按一下复位键，观察快速捕捉现象（位同步信号BS-OUT的相位一步调整到位）。再微调位同步单元的可变电容C2（即增大固有频差）当BS-OUT相位抖动增大时按一下复位键，观察NRZ-OUT信号与BS-OUT信号的相位关变化快慢情况并与固有频差最小时进行定性比较。

五、 实验报告要求

1、数字环位同步器输入NRZ码连“1”或连“0”个数增加时，提取的位同步信号相位抖动增大，试解释此现象。

2、设数字环固有频差为Δf，允许同步信号相位抖动范围为码元宽度TS的η倍，求同步保持时间tC及允许输入的NRZ码的连“1”或“0”个数最大值。

3、数字环同步器的同步抖动范围随固有频差增大而增大，试解释此现象。

4、若将AMI码或HDB3码整流后作为数字环位同步器的输入信号，能否提取出位同步信号？为什么？对这两种码的信息代码中连“1”个数有无？对AMI码的信息代码中连“0”个数有无？对HDB3码的信息代码中连“0”个数有无？为什么？

5、试提出一种新的环路滤波器算法，使环路具有更好的抗噪能力。

6、试解释本实验使用的数字锁相环快速捕捉机理，并与超前滞后型数字环进行比较。

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实验六 帧同步

一、实验目的

1. 掌握巴克码识别原理。 2. 掌握同步保护原理。

3. 掌握假同步、漏同步、捕捉态、维持态概念。

二、实验内容

1. 观察帧同步码无错误时帧同步器的维持态。

2. 观察帧同步码有一位错误时帧同步器的维持态和捕捉态。

3. 观察同步器的假同步现象和同步保护作用。

三、基本原理

在时分复用通信系统中，为了正确地传输信息，必须在信息码流中插入一定数量的帧同步码，可以集中插入、也可以分散插入。本实验系统中帧同步识别码为7位巴克码，集中插入到每帧的第2至第8个码元位置上。帧同步模块的原理框图如图6-1所示，电原理图如图6-2所示（见附录），其内部只使用+5V电压。 本模块有以下测试点及输入输出点：  S-IN 数字基带信号输入点（2个）  BS-IN 位同步信号输入点（2个）  GAL 巴克码识别器输出信号测试点  ÷24 24分频器输出信号测试点  TH 判决门限电平测试点  FS 帧同步信号测试点

图6-1中各单元与电路板上元器件的对应关系如下：  ÷24分频器 U60、U61：计数器4017；U58:C、U58:E：或门4071  移位寄存器 U50、U51：四位移位寄存器74175  相加器 U52：可编程逻辑器件GAL20V8  判决器 U53：可编程逻辑器件GAL20V8  单稳 U59：单稳态触发器4528  与门1 U56:A：与门7408  与门2 U56:C：与门4708 ·32·

 与门3  与门4  或门  ÷3分频器

 触发器

BS-IN U56:D：与门7408 U56:B：与门7408 U58:A：或门4071 U54：计数器4017 U55：JK触发器4027

÷24÷24单稳FS-OUT与门3与门4或 门S-IN移 位寄存器相加器VC判决器GAL与门1 S 触 Q与门2 发÷3置零 R 器 QTH

图6-1 帧同步模块原理框图

从总体上看，本模块可分为巴克码识别器及同步保护两部分。巴克码识别器包括移位寄存器、相加器和判决器，图6-1中的其余部分完成同步保护功能。

移位寄存器由两片74175组成，移位时钟信号是位同步信号。当7位巴克码全部进入移位寄存器时，U50的Q1、Q2、Q3、Q4及U51的Q2、Q3、Q4都为1，它们输入到相加器U52的数据输入端D0~D6，U52的输出端Y0、Y1、Y2都为1，表示输入端为7个1。若Y2Y1Y0=100时，表示输入端有4个1，依此类推，Y2Y1Y0的不同状态表示了U52输入端为1的个数。判决器U53有6个输入端。IN2、IN1、IN0分别与U52的Y2、Y1、Y0相连，L2、L1、L0与判决门限控制电压相连，L2、L1已设置为1，而L0由同步保护部分控制，可能为1也可能为0。在帧同步模块电路中有三个发光二极管指示灯P1、P2、P3与判决门限控制电压相对应，即从左到右与L2、L1、L0一一对应，灯亮对应1，灯熄对应0。判决电平测试点TH就是L0信号，它与最右边的指示灯P3状态相对应。当L2L1L0=111时门限为7，三个灯全亮，TH为高电平；当L2L1L0=110时门限为6，P1和P2亮，而P3熄，TH为低电平。当U52输入端为1的个数（即U53的IN2IN1IN0） 大于或等于判决门限于L2L1L0，识别器就会输出一个脉冲信号。

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当基带信号里的帧同步码无错误时（七位全对），把位同步信号和数字基带信号输入给移位寄存器，识别器就会有帧同步识别信号GAL输出，各种信号波形及时序关系如图6-3所示，GAL信号的上升沿与最后一位帧同步码的结束时刻对齐。图中还给出了÷24信号及帧同步器最终输出的帧同步信号FS-OUT，FS-OUT的上升沿稍迟后于GAL的上升沿。

S-INGAL÷24FS-OUT

图6-3 帧同步器信号波形

÷24信号是将位同步信号进行24分频得到的，其周期与帧同步信号的周期相同（因为一帧24位是确定的），但其相位不一定符合要求。当识别器输出一个GAL脉冲信号时（即捕获到一组正确的帧同步码），在GAL信号和同步保护器的作用下，÷24电路置零，从而使输出的÷24信号下降沿与GAL信号的上升沿对齐。÷24信号再送给后级的单稳电路，单稳设置为下降沿触发，其输出信号的上升沿比÷24信号的下降沿稍有延迟。 同步器最终输出的帧同步信号FS是由同步保护器中的与门3对单稳输出的信号及状态触发器的Q端输出信号进行“与”运算得到的。

电路中同步保护器的作用是减小假同步和漏同步。

当无基带信号输入（或虽有基带信号输入但相加器输出低于门限值）时，识别器没有输出（即输出为0），与门1关闭、与门2打开，单稳输出信号通过与门2后输入到÷3电路，÷3电路的输出信号使状态触发器置“0”，从而关闭与门3，同步器无输出信号，此时Q的高电平把判决器的门限置为7（P3灯亮）、且关闭或门、打开与门1，同步器处于捕捉态。只要识别器输出一个GAL信号（因为判决门限比较高，这个GAL信号是正确的帧同步信号的概率很高），与门4就可以输出一个置零脉冲使÷24分频器置零，÷24分频器输出与GAL信号同频同相的的周期信号（见图6-3）。识别器输出的GAL脉冲信号通过与门1后使状态触发器置“1”，从而打开与门3，输出帧同步信号FS-OUT，同时使判决器门限降为6（P3灯熄）、打开或门、同步器进入维持状态。在维持状态下，因为判决门限较低，故识别器的漏识别概率减小，假识别概率增加。但假识别信号与单稳输出信号不同步，故与门1、与门4不输出假识别信号，从而使假识别信号不影响÷24电路的工作状态，与门3输出的仍是正确的帧同步信号。实验中可根据判决门限指示灯P3判断同步器处于何种状态，P3亮为捕捉态，P3熄为同步态。

在维持状态下，识别器也可能出现漏识别。但由于漏识别概率比较小，连续几帧出现漏识别的概率更小。只要识别器不连续出现三次漏识别，则÷3电路不输出脉冲信号，维持状态保持不变。若识别器连续出现三次漏识别，则÷3电路输出一个脉冲信号，使

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维持状态变为捕捉态，重新捕捉帧同步码。

不难看出，若识别器第一次输出的脉冲信号为假识别信号（即首次捕获到的是信息数据中与帧同步码完全相同的码元序列），则系统将进入错误的同步维持状态，由于本实验系统是连续传输以一帧为周期的周期信号，所以此状态将维持下去，但在实际的信息传输中不会连续传送这种周期信号，因此连续几帧都输出假识别信号的概率极小，所以这种错误的同步维持状态存在的时间是短暂的。

当然，同步保护器中的÷3电路的分频比也可以设置为其它值，此值越大，在维持状态下允许的识别器的漏识别概率也越大。

在维持态下对同步信号的保护措施称为前方保护，在捕捉态下的同步保护措施称为后方保护。本同步器中捕捉态下的高门限属于后方保护措施之一，它可以减少假同步概率，当然还可以采取其它电路措施进行后方保护。低门限及÷3电路属于前方保护，它可以保护已建立起来的帧同步信号，避免识别器偶尔出现的漏识别造成帧同步器丢失帧同步信号即减少漏同步概率。同步器中的其它保护电路用来减少维持态下的假同步概率。

四、实验步骤

本实验使用数字信源单元及帧同步单元。

1、熟悉帧同步单元的工作原理，将信源单元的NRZ-OUT、BS-OUT用信号连线分别与帧同步单元的S-IN、BS-IN对应相连，接通实验箱电源。 2、观察同步器的维持态（同步态）

将数字信源单元的K1（左边的8位微动开关）置于×111 0010状态 (110010为帧同步码，×是无定义位，可任意置“1”或置“0”)，K2置为1000 0000状态、K3则置为全0状态，示波器CH1接信源单元的NRZ-OUT，CH2分别接帧同步单元的GAL、÷24、TH及FS，观察并纪录上述信号波形以及与NRZ-OUT的相位关系（注意：TH为0电平，帧同步模块的P3指示灯熄，P1、P2亮，表示识别门限为6）。使信源的帧同步码（注意是K1的第2位到第8位）中错一位，重新观察上述信号，此时GAL、÷24、TH、FS应不变。使信源帧同步码再错一位重作上述观察。（此时同步器应转入捕捉态，仅÷24波形不变，请根据原理框图分析思考此过程）。 3、观察同步器的捕捉态（失步态）

上步中电路已经由同步态变为捕捉态，示波器仍观察÷24信号，此时断开电源，再接通电源，可看到÷24波形的下降沿已不再对准第一个数据位（相位随机），观察其他信号可见TH为高电平，FS无输出。将信源K1从刚才错两位状态还原为仅错一位状态，观察÷24信号相位是否变化。再将信源K1还原为正确的帧同步码(×1110010) ，观察÷24信号相位是否变化。分析÷24信号相位变化原因，从而理解同步器从失步态转为同步态的过程。

4、观察识别器假识别现象及同步保护器的保护作用。

上步中同步器转为同步状态后，使信源单元的K2或K3中出现1110010状态（与1110010状态有一位不同的状态也可），示波器CH1接NRZ-OUT，CH2分别接GAL和FS，

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观察识别器假识别现象，理解同步保护电路的保护作用。

五、实验报告要求

1. 根据实验结果，画出同步器处于同步状态及失步状态时同步器各点波形。

2. 本实验中同步器由同步态转为捕捉态时÷24信号相位为什么不变？ 3. 同步保护电路是如何使假识别信号不形成假同步信号的？

4. 试设计一个后方保护电路，使识别器连续两帧有信号输出且这两个识别脉冲的时间间隔为一帧时，同步器由失步态转为同步态。

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实验七 时分复用数字基带通信系统

一、实验目的

1.掌握时分复用数字基带通信系统的基本原理及数字信号传输过程。 2.掌握位同步信号抖动、帧同步信号错位对数字信号传输的影响。

3.掌握位同步信号、帧同步信号在数字分接中的作用。

二、实验内容

1.用数字信源模块、数字终端模块、位同步模块及帧同步模块连成一个理想信道时分复用数字基带通信系统，使系统正常工作。

2.观察位同步信号抖动对数字信号传输的影响。 3.观察帧同步信号错位对数字信号传输的影响。

4.用示波器观察分接后的数据信号、用于数据分接的帧同步信号、位同步信号。

三、基本原理

本实验要使用数字终端模块。 1. 数字终端模块工作原理：

原理框图如图7-1所示，电原理图如图7-2所示(见附录)。它输入单极性非归零信号、位同步信号和帧同步信号，把两路数据信号从时分复用信号中分离出来，输出两路串行数据信号和两个8位的并行数据信号。两个并行信号驱动16个发光二极管，左边8个发光二极管显示第一路数据，右边8个发光二极管显示第二路数据，二极管亮状态表示“1”，熄灭状态表示“0”。两个串行数据信号码速率为数字源输出信号码速率的1/3。

在数字终端模块中，有以下测试点及输入输出点：  S-IN 时分复用基带信号输入点  SD 抽样判后的时分复用信号测试点  BD 延迟后的位同步信号测试点  FD 整形后的帧同步信号测试点  D1 分接后的第一路数字信号测试点  B1 第一路位同步信号测试点  F1 第一路帧同步信号测试点  D2 分接后的第二路数字信号测试点  B2 第二路位同步信号测试点  F2 第二路帧同步信号测试点

·37·

BS-IN延迟1BDS-IN延迟2FS-INFDFD-7延迟3FD-15FD-8FD-16÷3整形D2串/并变换F2并/串变换串/并变换并/串变换F1B1BD显示D1SD-D显示B2

图7-1 数字终端原理方框图

图7-1中各单元与电路板上元器件对的应关系如下：  延迟1 U63：单稳态多谐振荡器4528  延迟2 U62:A：D触发器4013  整形 U:A：单稳态多谐振荡器4528；U62:B：D触发器4013

 延迟3 U67、U68、U69：移位寄存器40174  ÷3 U72：内藏译码器的二进制寄存器4017  串/并变换 U65、U70：八级移位寄存器4094  并/串变换 U66、U71：八级移位寄存器4014(或4021)

 显示 三极管9013；发光二极管

延迟1、延迟2、延迟3、整形及÷3等5个单元可使串/并变换器和并/串变换器的输入信号SD、位同步信号及帧同步信号满足正确的相位关系，如图7-3所示。

移位寄存器40174把FD延迟7、8、15、16个码元周期，得到FD-7、FD-15、FD-8（即F1）和FD-16（即F2）等4个帧同步信号。在FD-7及BD的作用下，U65（4094）将第一路串行信号变成第一路8位并行信号，在FD-15和BD作用下，U70（4094）将第二路串行信号变成第二路8位并行信号。在F1及B1的作用下，U66（4014）将第一路并行信号变为串行信号D1，在F2及B2的作用下，U71（4014）将第二路并行信号变为串行信号D2。B1和B2的频率为位同步信号BS频率的1/3，D1信号、D2信号的码速率为信源输出信号码速率的1/3。

U65、U70输出的并行信号送给显示单元。根据数字信源和数字终端对应的发光二极管的亮熄状态，可以判断数据传输是否正确。

串/并变换及并/串变换电路都有需要位同步信号和帧同步信号，还要求帧同步信号的宽度为一个码元周期且其上升沿应与第一路数据的起始时刻对齐，因而送给移位寄存·38·

器U67的帧同步信号也必须符合上述要求。但帧同步模块提供的帧同步信号脉冲宽度大于两个码元的宽度，且帧同步脉冲的上升沿超前于数字信源输出的基带信号第一路数据的起始时刻约半个码元（帧同步脉冲上升沿略迟后于位同步信号的上升沿，而位同步信号上升沿位于位同步器输入信号的码元中间，由帧同步器工作原理可得到上述结论），故不能直接将帧同步器提取的帧同步信号送到移位寄存器U67的输入端。

终端模块将帧同步器提取的帧同步信号送到单稳U的输入端，单稳U设为上升沿触发状态，其输出脉冲宽度略小于一个码元宽度，然后用位同步信号BD对单稳输出抽样后得到FD，如图7-3所示。

数据1SDFDFD-7FD-8 ( F1 )FD-15FD-16 ( F2 )——数据2帧同步BDB1B2

图7-3 变换后的信号波形

应指出的是，当数字终端采用其它电路或分接出来的数据有其它要求时，对位同步信号及帧同步信号的要求将有所不同，但不管采用什么电路，都需要符合某种相位关系的帧同步信号和位同步信号才能正确分接出时分复用的各路信号。

2. 时分复用数字基带通信系统

图7-5为时分复用数字基带通信系统原理方框图。复接器输出时分复用单极性不归零码（NRZ码），码型变换器将NRZ码变为适于信道传输的传输码（如HDB3码等），发滤波器主要用来基带信号频带，收滤器可以滤除一部分噪声，同时与发滤波器、信道一起构成无码间串扰的基带传输特性。复接器和分接器都需要位同步信号和帧同步信号。

·39·

m1(t)…mN(t)位同步复接器帧同步码型变换发送滤波器信道噪声接收滤波器识别器位同步器BS码型反变换分 接器FS帧同步器D1(t)…BSDN(t)

图7-5 时分复用数字基带通信系统

本实验中复接路数N=2，信道是理想的、即相当于将发滤波器输出信号无失真地传输到收滤波器。为简化实验设备，收、发滤波器也被省略掉。

本实验的主要目的是掌握位同步信号及帧同步信号在数字基带传输中的作用，故也可省略码型变换和反变换单元。

四、实验步骤

本次实验使用数字信源、位同步、帧同步、数字终端这四个单元。它们的信号连接关系如图7-6所示，其中实线表示实验板上已经布好，虚线表示实验中要手工连接的信号线（共四根）。

1.复习位同步、帧同步的实验内容并熟悉数字终端单元工作原理，按照图7-6将这四个模块连在一起，接通实验箱电源。

数字信源NRZ-OUTS-IN数字终端S-INS-IN位同步帧同步BS-INBS-OUTFSBS

图7-6 数字基带系统连接图

2.用示波器CH1观察数字信源单元NRZ-OUT波形，判断信源单元是否工作正常。

3.用示波器CH2观察位同步单元BS-OUT，调节位同步单元的可变电容，使位同步信号BS-OUT对准信源的NRZ信号中间位置并且相位抖动最小。 4.将数字信源单元的K1置于1110010，用示波器CH2观察帧同步单元FS信号与信源NRZ信号的相位关系，判断帧同步单元是否工作正常。

5.当位同步单元、帧同步单元已正确地提取出位同步信号和帧同步信号时，通过发光二极管观察两路8bit数据已正确地传输到收终端。 ·40·

6.用示波器观察分接出来的两路8bit周期信号D1(对应位同步B1)和D2(对应B2)。 7.观察位同步抖动对数据传输的影响。

用示波器观察数字终端单元的D1或D2信号，然后缓慢调节位同步单元上的可变电容C2（增大位同步抖动范围），观察D1或D2信号波形变化情况和发光二极管的状况（C2在某一范围变化时，D1或D2无误码，C2变化太大时出现误码）。

8．观察帧同步对数据传输的影响。

还原位同步单元到正确的状态，将数字信源单元的K1置为1110 010X，观察数字终端分接出来的两路信号和数字信源单元的对应关系，分析原因。

五、实验报告要求

1.本实验系统中，为什么位同步信号在一定范围内抖动时并不发生误码？位同步信号的这个抖动范围大概为多少？在图7-5所示的实际通信系统中是否也存在此现象？为什么。

2.帧同步信号在对复用数据进行分接时起何作用，用实验结果加以说明。 3.分析数字终端模块中串/并变换和并/串变换电路的工作原理。

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实验八 时分复用2DPSK、2FSK通信系统

一、实验目的

1.掌握时分复用2DPSK通信系统的基本原理及数字信号的传输过程。

2.掌握时分复用2FSK通信系统的基本原理及数字信号的传输过程。

二、实验内容

1.用数字信源、数字终端、数字调制、2DPSK解调、载波同步、位同步及帧同步等七个模块构成一个理想信道时分复用2DPSK通信系统并使之正常工作。

2.用数字信源、数字终端、数字调制、2FSK解调、位同步及帧同步等六个模块，构成一个理想信道时分复用2FSK通信系统并使之正常工作。

三、基本原理

图8-1给出了传输两路数字信号的时分复用2DPSK通信系统原理框图（2FSK通信系统与此类似）。图中m(t)为时分复用数字基带信号，为NRZ码，发滤波器及收滤波器的作用与基带系统相同。本实验假设信道是理想的，收、发端都无带通滤波器。m(t)由数字信源提供，即为NRZ信号。

m1(t)m2(t)位同步复接器帧同步m(t)2DPSK调制器发滤波器信道收滤波器位同步2DPSK解调器载波同步m(t)位同步D1(t)分接器D2(t)帧同步噪声

图8-1 2DPSK时分复用通信系统

四、实验步骤

1.拟定详细的2DPSK系统及2FSK系统各模块之间的信号连接方案。

2DPSK系统中包括数字信源、数字调制、载波同步、2DPSK解调、位同步、帧同步及数字终端等七个单元。2FSK系统中无载波同步单元，将2DPSK解调单元改为2FSK解

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调单元，其它单元与2DPSK系统相同。在系统连接时位同步单元的输入信号S-IN应为解调器的CM信号，而帧同步单元和终端单元的输入信号S-IN应来自解调器的AK-OUT点，其它信号的连接方式参考前面几个实验中的介绍和图示（注意：图示标明的有些连接已经布在电路板，不要重复接线）。

2.进行2DPSK通信系统实验。

按拟定的系统方案连好接线，接通实验箱电源，数字调制单元单刀双掷开关K7应置于左方NRZ端。调整需要调节的电位器及可变电容，使信源的两路数据正确地传输到终端。

3.进行2FSK通信系统实验。使信源的两路数据正确地传输到终端。

五、实验报告要求

1.画出2DPSK系统七个单元全部信号连接图，标出手工接线（提示：共五根）。 2.位同步信号的上升沿为什么要处于2DPSK解调器或2FSK解调器的低通滤波器输出信号的码元中心？

3.做此实验时遇到过哪些问题，是如何解决的？

4.2DPSK系统中，若不能正确传输两路数据，排除故障的最优步骤是什么？

·43·

实验九 PCM编译码

一、实验目的

1. 掌握PCM编译码原理。

2. 掌握PCM基带信号的形成过程及分接过程。

3. 掌握语音信号PCM编译码系统的动态范围和频率特性的定义及测量方法。

二、实验内容

1. 用示波器观察两路音频信号的编码结果，观察PCM基群信号。

2. 改变音频信号的幅度，观察和测试译码器输出信号的信噪比变化情况。

3. 改变音频信号的频率，观察和测试译码器输出信号幅度变化情况。

三、基本原理

1. 点到点PCM多路电话通信原理

脉冲编码调制(PCM)技术与增量调制(ΔM)技术已经在数字通信系统中得到广泛应用。当信道噪声比较小时一般用PCM，否则一般用ΔM。目前速率在155MB以下的准同步数字系列(PDH)中，国际上存在A解和μ律两种PCM编译码标准系列，在155MB以上的同步数字系列(SDH)中，将这两个系列统一起来，在同一个等级上两个系列的码速率相同。而ΔM在国际上无统一标准，但它在通信环境比较恶劣时显示了巨大的优越性。 点到点PCM多路电话通信原理可用图9-1表示。对于基带通信系统，广义信道包括传输媒质、收滤波器、发滤波器等。对于频带系统，广义信道包括传输媒质、调制器、解调器、发滤波器、收滤波器等。

低通滤波器PCM编码器复接器广义

混合电路低通滤波器PCM编码器分接器信道

图9-1 点到点PCM多路电话通信原理框图

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本实验模块可以传输两路话音信号。采用TP3057编译器，它包括了图9-1中的收、发低通滤波器及PCM编译码器。编码器输入信号可以是本实验模块内部产生的正弦信号，也可以是外部信号源的正弦信号或电话信号。本实验模块中不含电话机和混合电路，广义信道是理想的，即将复接器输出的PCM信号直接送给分接器。

2. PCM编译码模块原理

本模块的原理方框图图9-2所示，电原理图如图9-3所示（见附录），模块内部使用+5V和-5V电压，其中-5V电压由-12V电源经7905变换得到。

SL7S34096KHz晶 振256KHz8KHz抽样信号分频器2产生信号SL5SL2SL1SL0分频器1S1S2K82048KHz CLKS1S2S3S4STA-SSLB正弦信号源ASTA-INSTAK5SLA(SL2)SLASLB帧同步信号产生器PCM编译码器APCM编译STBSTB-S正弦码器B信号K6源BSRBSRAPCM-BSTB-INPCM-A复接器PCM

图9-2 PCM编译码原理方框图

该模块上有以下测试点和输入点：  BS PCM基群时钟信号(位同步信号)测试点  SL0 PCM基群第0个时隙同步信号  SLA 信号A的抽样信号及时隙同步信号测试点  SLB 信号B的抽样信号及时隙同步信号测试点  SRB 信号B译码输出信号测试点  STA 输入到编码器A的信号测试点  SRA 信号A译码输出信号测试点  STB 输入到编码器B的信号测试点  PCM PCM基群信号测试点

·45·

 PCM-A 信号A编码结果测试点  PCM-B 信号B编码结果测试点  STA-IN 外部音频信号A输入点  STB-IN 外部音频信号B输入点

本模块上有三个开关K5、K6和K8，K5、K6用来选择两个编码器的输入信号，开关手柄处于左边(STA-IN、STB-IN)时选择外部信号、处于右边(STA-S、STB-S)时选择模块内部音频正弦信号。K8用来选择SLB信号为时隙同步信号SL1、SL2、SL5、SL7中的某一个。

图9-2各单元与电路板上元器件之间的对应关系如下： ·晶振 U75：非门74LS04；CRY1：4096KHz晶体 ·分频器1 U78:A：U78:D：触发器74LS74；U79：计数器74LS193 ·分频器2 U80：计数器74LS193；U78:B：U78:D：触发器74LS74 ·抽样信号产生器 U81：单稳74LS123；U76：移位寄存器74LS1 ·PCM编译码器A U82：PCM编译码集成电路TP3057（CD22357） ·PCM编译码器B U83：PCM编译码集成电路TP3057（CD22357） ·帧同步信号产生器 U77：8位数据产生器74HC151；U86:A：与门7408 ·正弦信号源A U87：运放UA741 ·正弦信号源B U88：运放UA741 ·复接器 U85：或门74LS32

晶振、分频器1、分频器2及抽样信号（时隙同步信号）产生器构成一个定时器，为两个PCM编译码器提供2.048MHz的时钟信号和8KHz的时隙同步信号。在实际通信系统中，译码器的时钟信号(即位同步信号)及时隙同步信号(即帧同步信号)应从接收到的数据流中提取，方法如实验五及实验六所述。此处将同步器产生的时钟信号及时隙同步信号直接送给译码器。

由于时钟频率为2.048MHz，抽样信号频率为8KHz，故PCM-A及PCM-B的码速率都是2.048MB，一帧中有32个时隙，其中1个时隙为PCM编码数据，另外31个时隙都是空时隙。

PCM信号码速率也是2.048MB，一帧中的32个时隙中有29个是空时隙，第0时隙为帧同步码(×1110010)时隙，第2时隙为信号A的时隙，第1(或第5、或第7 —由开关K8控制)时隙为信号B的时隙。

本实验产生的PCM信号类似于PCM基群信号，但第16个时隙没有信令信号，第0时隙中的信号与PCM基群的第0时隙的信号也不完全相同。

由于两个PCM编译码器用同一个时钟信号，因而可以对它们进行同步复接(即不需要进行码速调整)。又由于两个编码器输出数据处于不同时隙，故可对PCM-A和PCM-B进行线或。本模块中用或门74LS32对PCM-A、PCM-B及帧同步信号进行复接。在译码之前，不需要对PCM进行分接处理，译码器的时隙同步信号实际上起到了对信号分路的作用。

3. TP3057简介

本模块的核心器件是A律PCM编译码集成电路TP3057，它是CMOS工艺制造的专用·46·

大规模集成电路，片内带有输出输入话路滤波器，其引脚及内部框图如图9-4、图9-5所示。引脚功能如下：

图9-4 TP3057引脚图

(1) V一 (2) GND (3) VFRO (4) V+ (5) FSR (6) DR

(7) BCLKR/CLKSEL

(8) MCLKR/PDN

(9) MCLKX

(10) BCLKX

接-5V电源。 接地。

接收部分滤波器模拟信号输出端。 接+5V电源。

接收部分帧同信号输入端，此信号为8KHz脉冲序列。 接收部分PCM码流输入端。

接收部分位时钟(同步)信号输入端，此信号将PCM码流在FSR上升沿后逐位移入DR端。位时钟可以为KHz到2.048MHz的任意频率，或者输入逻辑“1”或“0”电平器以选择1.536MHz、1.544MHz或2.048MHz用作同步模式的主时钟，此时发时钟信号BCLKX同时作为发时钟和收时钟。

接收部分主时钟信号输入端，此信号频率必须为

1.536MHz、1.544MHz或2.048MHz。可以和MCLKX异步，但是同步工作时可达到最佳状态。当此端接低电平时，所有的内部定时信号都选择MCLKX信号，当此端接高电平时，器件处于省电状态。

发送部分主时钟信号输入端，此信号频率必须为

1.536MHz、1.544MHz或2.048MHz。可以和MCLKR异步，但是同步工作时可达到最佳状态。 发送部分位时钟输入端，此信号将PCM码流在FSX信号上升沿后逐位移出DX端，频率可以为KHz到2.04MHz的任意频率，但必须与MCLKX同步。

·47·

图9-5 TP3057内部方框图

(11) DX 发送部分PCM码流三态门输出端。 (12) FSX 发送部分帧同步信号输入端，此信号为8KHz脉冲序列。 (13) TSX 漏极开路输出端，在编码时隙输出低电平。 (14) GSX 发送部分增益调整信号输入端。 (15) VFXi- 发送部分放大器反向输入端。 (16) VFXi＋ 发送部分放大器正向输入端。 TP3057由发送和接收两部分组成，其功能简述如下。 发送部分：

包括可调增益放大器、抗混淆滤波器、低通滤波器、高通滤波器、压缩A/D转换器。抗混淆滤波器对采样频率提供30dB以上的衰减从而避免了任何片外滤波器的加入。低通滤波器是5阶的、时钟频率为128MHz。高通滤波器是3阶的、时钟频率为32KHz。高通滤波器的输出信号送给阶梯波产生器(采样频率为8KHz)。阶梯波产生器、逐次逼近寄存器（S·A·R）、比较器以及符号比特提取单元等4个部分共同组成一个压缩式A/D转换器。S·A·R输出的并行码经并/串转换后成PCM信号。参考信号源提供各种精确的基准电压，允许编码输入电压最大幅度为5VP-P。

发帧同步信号FSX为采样信号。每个采样脉冲都使编码器进行两项工作：在8比特位同步信号BCLKX的作用下，将采样值进行8位编码并存入逐次逼近寄存器；将前一采样值的编码结果通过输出端DX输出。在8比特位同步信号以后，DX端处于高阻状态。 接收部分： ·48·

包括扩张D/A转换器和低通滤波器。低通滤波器符合AT&T D3/D4标准和CCITT建议。D/A转换器由串/并变换、D/A寄存器组成、D/A阶梯波形成等部分构成。在收帧同步脉冲FSR上升沿及其之后的8个位同步脉冲BCLKR作用下，8比特PCM数据进入接收数据寄存器(即D/A寄存器)，D/A阶梯波单元对8比特PCM数据进行D/A变换并保持变换后的信号形成阶梯波信号。此信号被送到时钟频率为128KHz的开关电容低通滤波器，此低通滤波器对阶梯波进行平滑滤波并对孔径失真(sinx)/x进行补尝。

在通信工程中，主要用动态范围和频率特性来说明PCM编译码器的性能。

动态范围的定义是译码器输出信噪比大于25dB时允许编码器输入信号幅度的变化范围。PCM编译码器的动态范围应大于图9-6所示的CCITT建议框架（样板值）。

当编码器输入信号幅度超过其动态范围时，出现过载噪声，故编码输入信号幅度过大时量化信噪比急剧下降。TP3057编译码系统不过载输入信号的最大幅度为5VP-P。

由于采用对数压扩技术，PCM编译码系统可以改善小信号的量化信噪比，TP3057采用A律13折线对信号进行压扩。当信号处于某一段落时，量化噪声不变(因在此段落内对信号进行均匀量化)，因此在同一段落内量化信噪比随信号幅度减小而下降。13折线压扩特性曲线将正负信号各分为8段，第1段信号最小，第8段信号最大。当信号处于第一、二段时，量化噪声不随信号幅度变化，因此当信号太小时，量化信噪比会小于25dB，这就是动态范围的下限。TP3057编译码系统动态范围内的输入信号最小幅度约为0.025Vp-p。

常用1KHz的正弦信号作为输入信号来测量PCM编译码器的动态范围。

S/N(db)34312825输入电平（dbmo） -50 -40 -30 -20 -10 0

图9-6 PCM编译码系统动态范围样板值

语音信号的抽样信号频率为8KHz，为了不发生频谱混叠，常将语音信号经截止频率为3.4KHz的低通滤波器处理后再进行A/D处理。语音信号的最低频率一般为300Hz。TP3057编码器的低通滤波器和高通滤波器决定了编译码系统的频率特性，当输入信号频率超过这两个滤波器的频率范围时，译码输出信号幅度迅速下降。这就是PCM编译码系统频率特性的含义。

·49·

四、实验步骤 1. 熟悉PCM编译码单元工作原理，开关K9接通8KHz(即K9置为1000状态)，开关K8置为SL1(或SL5、SL7)，开关K5、K6分别置于STA-S、STB-S端，接通实验箱电源。 2. 用示波器观察STA、STB，调节电位器R19(对应STA)、R20(对应STB)，使正弦信号STA、STB波形顶部不失真(峰峰值小于5V)。 3. 用示波器观察PCM编码输出信号。 示波器CH1接SL0，（调整示波器扫描周期以显示至少两个SL0脉冲，从而可以观察完整的一帧信号）CH2分别接SLA、PCM-A、SLB、PCM-B以及PCM，观察编码后的数据所处时隙位置与时隙同步信号的关系以及PCM信号的帧结构（注意：本实验的帧结构中有29个时隙是空时隙，SL0、SLA及SLB的脉冲宽度等于一个时隙宽度）。

开关K8分别接通SL1、SL2、SL5、SL7，观察PCM基群帧结构的变化情况。 4. 用示波器观察PCM译码输出信号

示波器的CH1接STA，CH2接SRA，观察这两个信号波形是否相同(有相位差)。 5. 用示波器定性观察PCM编译码器的动态范围。

如果没有配置低失真低频信号发生器，可以用本模块上的正弦信号源来粗略观察PCM编译码系统的过载噪声(将STA-S或STB-S信号幅度调至5VP-P以上即过载)。

如果配置了低失真低频信号发生器，则开关K5置于STA-IN端，将低失真低频信号发生器输出的1KHz正弦信号从STA-IN输入。示波器的CH1接STA（编码输入），CH2接SRA（译码输出）。将输入信号幅度分别调至大于5VP-P、等于5VP-P，观察过载和满载时的译码输出波形。再将信号幅度分别衰减10dB、20dB、30dB、40dB、45dB、50dB，观察译码输出波形(当衰减45dB以上时，译码输出信号波形上叠加有较明显的噪声)。 6. 定量测试PCM编译码器的动态范围和频率特性。

图9-7为动态范围测试方框图。开关K5置于STA-IN端，低失真低频信号发生器输出1KHz正弦信号，将幅度调为5Vp-p（设为0dB），测试S/N，再将信号幅度分别降低10dB、20dB、30dB、45dB、50dB，测试各种信号幅度下的S/N，将测试数据填入表9-1。

音频信号源可变编码器衰减器失真仪译码器示波器

图9-7 动态范围测量框图

表9-1

信号幅度(dB) 0 S/N(dB)

-10

-20

-30

-40

-45

-50

·50·

频率特性测试框图如图9-8所示。将输入信号电压调至2Vp-p左右，改变信号频率，测量译码输出信号幅度，将测试结果填入表9-2。

音频信号源编码器译码器示波器

图9-8 频率特性测试框图

表9-2

输入信号 4 3.8 3.6 3.4 3.0 2.5 2.0 1.5 1.0 0.5 0.3 0.2 0.1 频率(KHz) 输出信号 幅度(V)

五、实验报告要求

1. 整理实验记录，画出量化信噪比与编码器输入信号幅度之间的关系曲线以及译码输出信号幅度与编码输入信号频率之间的关系曲线。

2. 设PCM通信系统传输两路话音，每帧三个时隙，每路话音各占一个时隙，另一个时隙为帧同步时隙，使用TP3057编译码器。求：

(1) 编码器的抽样信号频率及时钟信号频率，以及两个抽样信号之间的相位关系。 (2) 时分复用信号码速率、帧结构。

(3) 采用PCM基带传输，线路码为HDB3码，设计此通信系统的详细方框图。

(4) 采用PCM/2DPSK频带传输，设计此通信系统的详细方框图。

·51·

实验十 时分复用通话与抽样定理

一、实验目的

掌握抽样定理，了解时分复用数字电话原理。

二、实验内容

1. 用示波器观察模拟话音信号、时分复用话音信号。 2. 两人进行时分复用通话。

3．改变抽样频率，验证抽样定理。

三、基本原理

本实验使用PCM编译码单元和两人通话单元。两人通话单元电路原理如图10-1所示，本单元内部用+5V电压，有以下测试点及输入输出点：

 MIC(A) A方麦克风接口及其信号测试点  SPEAKER(A) A方听筒接口及其信号测试点  MIC(B) B方麦克风接口及其信号测试点  SPEAKER(B) B方扬声器接口及其信号测试点  STA-OUT 话音信号A测试点和输出点（去PCM编码器A）  SRA-IN PCM译码话音信号A的输入点和测试点  STB-OUT 话音信号B测试点和输出点（去PCM编码器B）  SRB-IN PCM译码话音信号B的输入点和测试点

麦克风或电话手柄输出的信号（MIC(A)、MIC(B)）幅度比较小，需放大到2Vp-p左右(即STA、STB信号)，再送到PCM编码器。接入的PCM译码器输出信号(SRA、SRB)幅度较大，需衰减到适当值后再送给扬声器（即SPEAKER(A)、SPEAKER(B)）。电路中U93:A和U90:A实现信号放大功能，U93:B和U90:B实现信号衰减功能。

四、实验步骤

1．熟悉PCM编译码单元和两人通话单元，接通实验箱电源。

2．通话双方将各自的MIC和SPEAKER插头分别插入相应插座，将PCM编译码单元上的开关K5和K6置于STA-IN和STB-IN。将PCM编译码单元的STA-IN、SRA、STB-IN、SRB用信号连线分别与两人通话单元上的STA-OUT、SRA-IN、STB-OUT、SRB-IN接通。 ·52·

3．将抽样频率置于8KHz（PCM单元K9开关置为1000状态），进行两人通话，用示波器观察STA-OUT、SRB-IN、STB-OUT、SRA-IN以及PCM信号。

FROM PCM D/A SRB

STA

TO PCM A/D

PCM±àÂë PCMÒëÂë PCM±à ëÂÒëµ¥ÔªPCM±àÂë

PCMÒëÂë

4．将抽样频率置于4KHz（PCM单元K9开关置为0100状态）或2 KHz（K9开关置为0010状态），再进行两人通话，通过话音质量的变化，分析抽样频率低于奈奎斯特频率时的频谱混叠现象及其对话音质量的影响。

五、实验报告要求

1. 画出抽样频率分别为8K/4K/2KHz时，理想话音抽样器的输出信号频谱示意图（话音信号频率范围为0.3K~3.4KHz）。

R33C3547k680pVCCC340.1uR24100kUALM35818C3633uCNSPEAKER A23R31560VCCC3047pR25470kC290.22uUBLM358754C3310uR261kR30620kVBC310.22uR271kMIC AC3210uVCCSession AR2830kR2930kMIC BMIC ASPEAKER ASPEAKER BSTA-INSRAÅ´²óSession A¥¼Ëõ½ÈÁËͨ°»¥µÔªÅ´²óSession B¥¼ËõSTB-INSRBSTASRBSTBSRA图10-1 两人通话单元电原理图

·53·

实验十一 通信模块设计

一、实验目的

1. 掌握用CPLD实现通信系统中的常用基带码型变换、信道编码电路的方法。 2. 掌握用CPLD实现通信系统中的位同步、帧同步电路的方法。

二、实验内容

1. 用设计实验模块自行设计并实现常用的几种基带码型变换。

2. 用设计实验模块自行设计并实现循环码、卷积码的编译码。 3．用设计实验模块自行设计并实现位同步。 4．用设计实验模块自行设计并实现帧同步。

三、设计实验模块说明

本实验要使用数字信源单元和设计实验模块。图11-1给出了设计实验模块电原理图。

本模块电路另加了一个电源开关K11（带有一LED发光管显示），使用本模块时先打开总电源开关，然后将本模块电源开关拨到ON。

设计实验模块的核心CPLD芯片是Xilinx的XC95108，为84脚PLCC型封装，内含108个宏单元，带有JTAG测试接口电路，可以在系统编程(ISP)，编程/擦除次数在1万次以上，每个输入/输出口的负载电流约24mA，可以直接驱动LED显示而无需另加驱动电路，工作电压兼容5V和3.3V。Xilinx XC95108芯片的详细资料见参考文献。

为满足设计实验需要，本模块直接提供来自信源单元的晶振信号、位时钟信号、帧时钟信号、NRZ信号，并提供一个2倍于信源晶振频率的CLK2信号（来自位同步单元）。同时CPLD提供3路外部输出，可从外部测试点用示波器观察其信号波形，其中两路外部输出又送给74HC4052芯片以便产生双极性信号输出。除了信号的输入和输出，实验模块还提供了电平的输入/输出方式：四位手动拨码开关作为输入，四个LED发光管作为输出显示。

本模块外部测试点和输出点以及与XC95108芯片引脚连接说明如下：  OUT1 对应XC95108第83脚的输出信号  OUT2 对应XC95108第82脚的输出信号，同时接74HC4052的第10脚作为产生双极性输出的一路输入信号 ·54·

 OUT3 对应XC95108第81脚的输出信号，同时接74HC4052的第9脚作为产生双极性输出的一路输入信号

 BOUT 由74HC4052输出的双极性信号

 FS-D 和数字信源单元FS点相连，信源NRZ码的帧时钟信号测试点，同时接XC95108的第5脚作为CPLD的输入信号之一

 CLK2 8.867238MHz晶振输出信号（来自位同步单元）测试点，同时接XC95108的第9脚作为CPLD的输入信号之一

CLK2FSU9574LS244来自信源CLK IN2468111315171191A11A21A31A42A12A22A32A41G2G1Y11Y21Y31Y42Y12Y22Y32Y4181614129753100 x 3VCC14OUT1OUT2OUT3U9674HC4052ABXBOUT10913来自信源FS IN来自位同步CLK2 IN来自信源NRZ IN来自信源BS INX1INHX3X0611124Y3157-5VX2VEE312625242321201918171514OP4OP3OP2OP1IN4IN3IN2IN1848382818079757271777674131176543211210IOIOIOIOIOIOIO/GTS2IOIO/GTS1IOIO/GSIROIOIOIOIOIOIOIO/GCK3IOIO/GCK2IOIO/GCK1IOTCKSTTDM INIOIOIOIOIOIOIOIOIOIOIOIO30292VCCJTAG2123456710*U94XC95108(PLCC84)5655545352515048474544434140393736353433327069686766656362615857IOIOIOIOIOIOIOIOIOIOTD OUTIOIOIOIOIOIOIOIOIOIOIOIOIOIOIOIOIOIOIOIOIOIOIOK101234IN4IN3IN2IN18765OP1OP2OP3OP4VCCK11+5V INVCC1K x 41K x 559 图11-1 设计实验模块电原理图

·55·

设计实验模块中CPLD芯片XC95108的引脚资源分配定义如下：

 第5脚 通用I/O口。实验模块中定义为输入口，已接信源NRZ码的帧时

钟信号，对应本模块测试点FS-D和信源单元测试点FS---见外部测试和输出点说明）

 第9脚 通用I/O口兼作GCLK1。实验模块中定义为输入口，已接8.867238M

晶振信号（来自位同步单元），对应本模块测试点CLK2---见外部测试和输出点说明）

 第10脚 通用I/O口兼作GCLK2，实验模块中定义为输入口，已接信源NRZ

 第11脚  第12脚  第15脚 第17脚 第18脚 第19脚 第23脚  第24脚  第25脚  第26脚  第28脚 JTAG 第29脚 JTAG 第30脚 JTAG 第59脚 JTAG 第81脚 56·

码的位时钟信号，对应信源单元测试点BS-OUT

通用I/O口，实验模块中定义为输入口，已接信源NRZ码信号，

对应信源单元测试点NRZ-OUT

通用I/O口，实验模块中定义为输入口，已接4.433619MHz晶振

信号（来自信源模块），对应信源单元测试点CLK

通用I/O口，实验模块中定义为输出口，已接LED发光管OP1，

高电平驱动OP1亮

通用I/O口，实验模块中定义为输出口，已接LED发光管OP2，

高电平驱动OP2亮

通用I/O口，实验模块中定义为输出口，已接LED发光管OP3，

高电平驱动OP4亮

通用I/O口，实验模块中定义为输出口，已接LED发光管OP4，

高电平驱动OP4亮

通用I/O口，实验模块中定义为输入口，已接拨码开关IN1(开关

K10的第1位），IN1置ON时（向上拨）该引脚为+5V高电平，IN1置OFF时引脚为0V低电平

通用I/O口，实验模块中定义为输入口，已接拨码开关IN2(开关

K10的第2位），IN2置ON时该引脚为+5V高电平，IN2置OFF时引脚为0V低电平

通用I/O口，实验模块中定义为输入口，已接拨码开关IN3(开关

K10的第3位），IN3置ON时该引脚为+5V高电平，IN3置OFF时引脚为0V低电平

通用I/O口，实验模块中定义为输入口，已接拨码开关IN4(开关

K10的第4位），IN4置ON时该引脚为+5V高电平，IN4置OFF时引脚为0V低电平

口TDI，实验模块中已接JTAG2口插座对应引脚 口TMS，实验模块中已接JTAG2口插座对应引脚 口TCK，实验模块中已接JTAG2口插座对应引脚 口TDO，实验模块中已接JTAG2口插座对应引脚

通用I/O口，实验模块中定义为输出口，对应本模块外部输出点

OUT3（同时已对应74HC4052的一路输入---见外部测试和输出点

·说明）

 第82脚 通用I/O口，实验模块中定义为输出口，对应本模块外部输出点

OUT2（同时已对应74HC4052的一路输入---见外部测试和输出点说明）

 第83脚 通用I/O口，实验模块中定义为输出口，对应本模块外部输出点

OUT1（---见外部测试和输出点说明）

除外部输出点，其他特别规定的输入/输出口已在电路板上作好布线连接，编程时直接利用，不要挪用或改用。剩下没有分配的通用I/O口没有引出，所以不方便作I/O使用。

为了保护CPLD芯片，在CPLD的一些输出/输入端使用了74LS244芯片缓冲驱动，但不影响上述信号和引脚的对应关系。74LS244的8个输入/输出对应关系如下：

输入脚 输出脚 2 18 4 16 6 14 8 12 11 9 13 7 15 5 17 3 实验系统提供了配套JTAG口编程下载线，将计算机并口（打印机接口）和实验板上的JTAG口连接，即可通过计算机软件操作进行在系统编程。

CPLD的开发设计常用VHDL或Verilog HDL这两种硬件描述语言。Xilinx为其生产的FPGA /CPLD提供了一套集成综合开发工具集，简称ISE，可以完成整个FPGA/CPLD的开发过程。不过为了更顺利地完成开发设计，有时需要用到第三方的综合工具，如Synplify /Synplify Pro 是Synplicity公司出品的综合工具，以综合速度快、优化效果好成为目前流行的高效综合工具之一。CPLD的开发设计详细过程不是本课程内容，不再赘述。

实验系统提供的Webpack_9500_prog也是Xilinx公司开发的软件，只用于对芯片下载编程。如果在ISE环境下不能成功地对芯片下载编程，可以使用该软件完成下载编程。

四、实验步骤

1. 熟悉设计实验模块源和CPLD的开发过程。

2. 利用提供的输入信号和资源，用硬件描述语言来设计实现通信系统中某些模块功能，如：常用的几种基带码型变换、循环码的编译码、卷积码的编译码、位同步、帧同步等。

3．通过逻辑综合、功能仿真、设计实现、时序仿真等设计步骤，完成整个设计。 4. 通过下载线将设计实现所生成的配置文件下载到设计实验模块，通过观察硬件输出信号验证结果，修改设计直至设计完全正确。

·57·

S3S2S1·58· VCC12345678

附录一 各单元电路原理图

U1C74LS045611U1E74LS0410数字信源单元K1SW-DIP816151413121110912345679X0X1X2X3X4X5X6X713121114R1CRY11kC122pCLKCBAZ12U1F13U1D974LS048FS56SL0SL1SL2SL3SL4SL5SL6SL7U545121510DISINHU20B74HC04U20C74HC0434NRZ-OUTU20F74HC04U20A74HC04131212VCC12345678K2SW-DIP81615141312111098X1K12345679X0X1X2X3X4X5X6X7BS-OUTCBAZ1312111443144226272829456711121314U2EPM70SLC44IOIOIOIOIOIOIOIOIOIOIOIOIOIOIOIOIOIO313233343637383940411617181920212425L1L2L3L4L5L6L7L8U5121510DISINHVCC12345678K3SW-DIP81615141312111098X1K12345679X0X1X2X3X4X5X6X7CBAZ13121114GCLK/INGCLR/INOE1/INOE2/INIOIOIOIOIOIOIOIOIOIOIOIOIOIOM-OUTL9L10L11L12L13L14L15L16U745121510DISINH8X1K

U243144226272829456711121314GCLK/INGCLR/INOE1/INOE2/INIOIOIOIOIOIOIOIOIOIOIOIOIOIOEPM70SLC44IOIOIOIOIOIOIOIOIOIOIOIOIOIOIOIOIOIO313233343637383940411617181920212425109VCC14U114052ABXHDB3(AMI)13R382KC15360p61112-5R3110KR2740K2633-5U1F740413U1E74041211104X1INHX3X0+5NRZ-OUT157Y3C14360p4U13UA741HDB3AMIK4X2VEER2940KU14UA74162-5R2540KR2840K7VCCR305K74VCC+5BPFR215K1C120.1uU12A74HC0423U12B74HC044-5R34100KR221K1213U17D74LS3211DETR325KU15LM3186143423U1046AINBINVCOUTCAPCPPC1VCINPC212913C130.1u78R245K5U12C74HC046R335KVCCC16100p711CBR1R231K+5C1810uR36100HDB3编译码单元BS-RR351K5INHC17100u ·59·

数字调制单元C15.1uR384.7KVCCV49013R10100R4710kC4.1U4U214051XX73VCCC31.1uR41.5kR3910KR40300C5.1uCARR4.7KV39013V59013R910013X0VEE11109ABC7R34.7KR22200C21.1uC10.1uVCCVCCL1R110033uHR2410kR225KC7200pC16.1uR451.5KINH6V29013C3.1u2DPSK-OUTU224053BK215C8.1uR254.7kR23100V19013R444.7KR43300R115102FSK-OUT6U20C74HC04Y0Y13Y1Z1Z0Z4U20B74HC04U18A74LS74DQCDSD2513234355BS-INCLK2ASK67VCC14AKU19A74LS8611109ABCINHVEEVCCVCC10VCCU9B74HC74Q9VCCR7100R610K12DU18B74LS74Q910S-INR531.5KV79013R524.7KR51300C19.1uR4951011CLKCDC78.1uQ8V69013L233uHR2100C21000p11CLKCDSDDSD12Q8R54.7k13CLKR85K13VCCVCCC20.1u[注]CLK时钟信号来自数字信源单元

·60·

C310.1uR153122R182K6+12R172KR20R2151kR22180k+1233kR233239k100U24UA7416R2520kR682kC112.2uR2610kMU+12110Ud47+12U6MC14965C25.1uR551kR48100C270.1u+12+12R1910k8C70.1uR24470kR561kR591KV73DG6R111k-122DPSK-INC23.1uR515110R523.3k12R5851R533.3kC26.1u82314R1610k+124R283.3kCRY2C1625pVD11043C3430pC80.1uR101kR131kR141kR121kC9.1uC13.1uU7MC7805T+5V3+51+12U25MC14966R3410kV33DG6C15300pC36R332kR27510.1uC141000pR322k+12R2951R3120kV43DG6R30300C120.1u15R5720kR4010K+12C24.1u1451R494C10.1uR6351R5410k-12GNDR5051+12VinVCOC17.1u+12+52R470P110kR455.1k4+5215BRCext1VCC16+510BRCextAC31100p9R6020k+12R6151V83DG6R392kR3510kR4120kC22.1uR42100R473.3k7C21100p6U26B74HC04U27A74LS74Q2C20200p514614V63DG61CextACextQ5U26A332CLKD3+5CLRQ411CLRC29.1uR6910KR621KC30200pCAR-OUTC32.1uV53DG6R4010kR363.3kR37100C19.1uVCCQU28A74LS123U28B74LS123L233uHR431KC18.1uR445.1kR381k载波同步单元·61· 33DSD2DPSK-IN/DCAR-INC8.01u2C9.01uR213.9kR1410033R223.9k+12LPFVCU30LM7416U31LM3117282U32A74LS74Q54U34C74HC045CLKCD41BKVCC7R1551C7.01u-12U34F74HC0413381014U29MC14966R3110k21210R3310kR110kC2200pR3950k41R191kR181k-12DSDC160.1u145C77.1UR38100U32B74LS7412111Q92U33A74LS86R2650kR2010k(A)-1213MU-12BS-INCDR17510R16510R3233KCLKAK-OUTU34D74HC0410VCC12VCCVCC15RCextQ13213263U38A74LS74423DCLK1231CLRAR495kVCCR425k71CDC20.1uR415kU34A74HC04C21600p142CextBSD347·62· R241kR231k+12CM-OUTR751kVCCAK-OUTU34E74HC0411VCC2FSK-INR4310kU35A74LS123U36A74LS32R454kR4740kC236.6pU37LM318R35kVCCR4611kC25.1uU34B74HC04FDC24200pR25kQ5U35B74LS123R4410kC22600pVCC961011RCextR4810kLPFCMBS-INVCC(B)Q5CextBCLRA(A) 2DPSK解调单元(B) 2FSK解调单元 U39F1374LS041211U39E109U39D8U44L01234567813121514VCC311911716P10P11P12P13P14P15P16P17INT1INT0T1T0EA/VPX1X2RESETRDWRC51P00P01P02P03P04P05P06P07P20P21P22P23P24P25P26P2739383736353433322122232425262728347813141718111U43D0D1D2D3D4D5D6D7OELE74LS373Q0Q1Q2Q3Q4Q5Q6Q7R3CRY31kC225p2A05A16912151619C7.01uR550kU47A74LS12315RCext14VCC231U42A74LS083CextBCLRAQ13L021L2BSBS-OUTR71kS3VCCL23TO-U40B214RXDTXDALE/PPSEN10113029U48A74LS32U49B74LS04L4PD-D56C933uU46R0710k876543212122231920TCPLRCQ0Q1Q2Q31211133267D0D1D2D3D4D5D6D7CSRDWRA0A182C54OUT0GATE0CLK010L1119L03U45P1.410119OUT0GATE0CLK082C54D0D1D2D3D4D5D6D78765432121222319208QQQ4SDCD113QCDSD10DCLKCLKU40A74LS74VCCU40B74LS74L339D11L212VCCP2.6OUT1GATE1CLK11314155B6U49D74LS04U49C74LS04L1L0131415A2L0111OUT1GATE1CLK1P2.7FROM-U48AU4174LS190VCC151109456144P0P1P2P3CEU/DCLKOUT2GATE2CLK21716L418L0U49A74LS042U49E74LS0410L3L0171618CSRDWRA0A1OUT2GATE2CLK2INT1C51P1.75U15B74LS32S-IN位同步单元 ·63· BS-IN654981014CLKQ241321U57A74LS04247U56C74LS08RSQ17U56A74LS08Q3RST15121113U58D4071 2Q·· VCCU50U51VCC1915251310VCC191351012157S-INU6014CLK74LS17543D1Q1Q2D3Q3Q4D4Q3CLRCLKQ4Q1D274LS175CLRCLKD4D2Q3D3Q4Q24017ENA1313U61ENA4017U59BVCC137R651k141211144528CLRB1512RC15RSTQ7614CLKQ2411÷241510C112390PCQ7Q3RSTQU52GAL20V82345678D6D5D4D3D2D1D0U53GAL20V818567VCC0.5w LEDP1P2P3AU58C4071109856U58B4071412U56D74LS0811Y0Y1Y2191817432OUTL2IN0L1IN1L0IN2THR11kR21kR31kU56B74LS08U58A40713113FS-OUT2GALU55A4027U54401713ENA帧同步单元 U62A4013Q1DCLKSS-INU654094653SD23VCC151DCLKOESTRBDVCC4Q1Q2Q3Q4Q5Q6Q7Q8111213147654RVCCFD-7R418k14U724017U63B4528RCQ10ENAQ0Q915RSTQ2Q314CLK76541314151P8P7P6P5P4P3P2P1N19013R71KL1N2R81KL2N3R91KL3N4R101KL4N5R111KL5N6R121KL6N7R131KL7N8R141KL8CLKC2150p15121113VCC11CABCLR10347B1U70409423VCC15DCLK9D1U74D40711312VCCOESTRQ1Q2Q3Q4Q5Q6Q7Q81112131476543Q813P/SU6014VCCR250K21U63A4528RCQ76541314151FD-1569C201600pU73C4081810CLKP/S1453109CLRD2VCCVCCR540k2UA4528RCCABCLRQ6911DCLKU62B4013Q133BS-INABF1B2Q8CU714014N99013R151KL9N10R161KL10N11R171KL11N12R181KL12N13R191KL13N14R201KL14N15R211KL15N16R221KL16P8P7P6P5P4P3P2P1U68401741514121310111VCC3245679D0Q0D1Q1D2Q2CLKSFDU673245679D0Q0D1Q1D2Q2CLK40174Q5D5Q4D4Q3D3RSTU6940174Q5D5Q4D4Q3D3RST1514121310111VCC3245679D0Q0D1Q1D2Q2CLK8C3100p145310FS-INQ3D3RST10111VCC数字终端单元F2VCCR·65· U75A74LS0412313R11kC7915p56CDPLCUCDPLCUQBQCQDSDCDCRY44096kQ8fromU81B_51ACLKB2VCCC1033uCD8Q7Q5Q2Q113SL711SL55SL24SL112348765DSDU7674LS1K8SW-DIP4R85kU82TP305715216VFX_BNDVFX+R65KGSDXV+V-DRVFRFSRFSX14114163512R7500VCCR115KU83TP305715216VFX_BNDVFX+R9GSDXV+V-DRVFRFSRFSX5K141141635121210Q03K5VCCU78A74LS74Q5SD3CLKDQ24SLABSSTA-INSLBSTB-INU84D74LS04QSD4CDSTA-SfromSRBK610MCLKXBCLKXMCLKRBCLKRMCLKXBCLKXMCLKRBCLKR13STB-S11fromSRAU84E74LS041QCD61U7774HC151134715I3I1I0EI4ZZ5639K0.22u1k414810K414820K0.22u2(9)711 4·66· S1S2S311109U75B74LS044U75C74LS04VCC4115U7974LS193U80S12QBS26QCS37QDVCC4115VCC267101174LS193U78B74LS74QD9121234VCC3U81A74LS123CLRCext14VCC10116U81B74LS123BCLRCext8KHzR4C2100p8765R55KC3100p13CLKR2100k14R3100k14K95kSW DIP-41521RCextBAQ79RCextAQ5To U76_1MRMRU91B74LS74R10500VCC4KHz2KHzQ9VCC11CLKQ8SL091087-5C1133u91087-5U91A74LS74VCCCLK5D32VCC1312VCCU86D74LS08113U85A74LS32PCM-A122U84A74LS041PCM-BU84B74LS0443ABCI2I7I6I5212131445U85B74LS326+5PCM180KU86A(U86C)LM3241(8)0.1u1k12(5)13(6)U86D(U86B)LM32414(7)1000p+51K(10)3(R20)R1910K32U87(U88)UA7416PCM编译码单元STA-S(STB-S电路相同)-5-5

附录二 主要集成电路芯片真值表和封装

74LS04(74HC04) 六反相器 74LS08 四组2输入与门

74LS32 四2输入或门 74LS74 双上升沿D触发器(带置位/复位)

74LS86 四2输入异或门 74LS123 双可重触发单稳态触发器(带清除端)

·67·

74LS151 八选一数据选择器(有选通输入端，互补输出)

真值表( H:高电平，L:低电平，X:任意)

A2 X L L L L H H H H 输 A1 X L L H H L L H H 入 A0 X L H L H L H L H S(E) H L L L L L L L L 输 W L D0 D1 D2 D3 D4 D5 D6 D7 出 W H D0 D1 D2 D3 D4 D5 D6 D7

74LS160 十进制同步计数器(异步清除)

真值表( H:高电平，L:低电平，:上升沿，X:任意，d0 ~ d3 : A~D稳态输入电平) Cr L H H H H ·68·

LD X L H H H S1 X X H L X 输 入 S2 CP X X X  H  X X L X A X d0 X X X B X d1 X X X

C X d2 X X X D X d3 X X X QA L d0 输 出 QB QC L L d1 d2 计 数 保 持 保 持 QD L d3

74LS161 四位二进制同步计数器(异步清除)

真值表( H:高电平，L:低电平，:上升沿，X:任意，d0 ~ d3 : A~D稳态输入电平) Cr L H H H H LD X L H H H S1 X X H L X S2 X X H X L 输 CP X   X X 入 A X d0 X X X B X d1 X X X C X d2 X X X D X d3 X X X QA L d0 输 QB L d1 计 保 保 出 QC L d2 数 持 持 QD L d3

74LS1 八位移位寄存器(串行输入,并行输出)

真值表( :上升沿，Q00~Q70 : 规定的稳态输入条件建立前Q0~Q7的电平，

Q0n~Q6n : 时钟最近的前Q0~Q6的电平) Cr L H H H H

·69·

输 CP X L    入 DSA X X H L X DSB X X H X L Q0 L Q00 H L L 输 Q1 L Q10 Q0n Q0n Q0n 出 …… …… …… …… …… …… Q7 L Q70 Q6n Q6n Q6n

74LS175 四上升沿D触发器(有公共清除端)

74LS373 八D锁存器(三态输出,锁存允许输入有回环特性)

74LS190 十进制同步加/减计数器

真值表( :上升沿，d0 ~ d3 : A~D稳态输入电平， : 一个低电平脉冲 ) LD L H H H S X L L H M X L H X 输 CP X   X 入 A d0 X X X B d 1 X X X C d 2 X X X D d 3 X X X QA d 0 输 QB d 1 加 减 保 出 QC d 2 计 计 持 QD d 3 数 数 输入 S QCC/QCB CP L H H X X X L X 输出 QCR H H ·70·

74LS193 四位二进制同步加/减计数器(双时钟)

真值表( :上升沿，d0 ~ d3 : A~D稳态输入电平) Cr H L L L L LD X L H H H CPU X X  H H 输 CPD X X H  H 入 A X d0 X X X B X d1 X X X C X d2 X X X D X d3 X X X QA L d0 输 QB L d1 加 减 保 出 QC L d2 计 计 持 QD L d3 数 数

4013 双上升沿D触发器

4014(4021) 八位移位寄存器

·71·

功能表

CP        DS X X X X L H X 输 入 M H H H H L L X D0 L H L H X X X D7 L L H H X X X 输 Q0(内部) L H L H L H Q0n 出 Q7 L L H H Q6n Q6n Q7n 功 能 并 行 送 数 右 移 保 持

4017 十进制计数器/脉冲分配器

功能表

CP X  H L X  X 输 入 INH X L  X H X  CR H L L L L L L 输 Q0~Q9 Q0 计 数 保 持 出 CO 计数脉冲为 Q0~Q4时： CO=H 计数脉冲为 Q5~Q9时： CO=L

4027 双上升沿J-K触发器

·72·

功能表

输 入 输 出 CP J K SD RD Q Q  H L L L H L  H H L L 翻 转  L H L L L H  L L L L 保 持  X X L L 保 持 X X X H L H L X X X L H L H X X X H H H H

4046 数字锁相环

4051 八选一模拟开关

73··

功能表

INH L L L L L L L L H

4052 双四选一模拟开关

输 A2 L L L L H H H H X 入 A1 L L H H L L H H X A0 L H L H L H L H X 被选 通道 I0/O0 I1/O1 I2/O2 I3/O3 I4/O4 I5/O5 I6/O6 I7/O7 无

4053 三2选一模拟开关

·74·

4071 四2输入或门 4081 四2输入与门

4094 八位移位存储总线寄存器

功能表 输 CLK OE L  L  H  H  H  H 

入 STR X X L H H H D X X X L H H 并行 Q1 高阻 高阻 保持 L H 保持 输出 Qn 高阻 高阻 保持 Qn-1 Qn-1 保持 串行 Q’S D7 不变 D7 D7 D7 不变 输出 QS 不变 D8 不变 不变 不变 D8 40174 六上升沿D触发器

·75·

4512 八选一数据选择器(三态)

功能表

EN L L L L L L L L H L

4528 双可重触发单稳态触发器

输 INH L L L L L L L L X H A2 L L L L H H H H X X 入 A1 L L H H L L H H X X A0 L H L H L H L H X X 输出 Y D0 D1 D2 D3 D4 D5 D6 D7 Z L

GAL20V8 可重编程通用阵列逻辑器件

·76·

UA741(LM318) 高增益运算放大器 LM311 电压比较器

LM710 电压比较器

1496 平衡调制/解调器

77·

·

附录四 信源及HDB3编译码模块中的EPLD功能说明

信源部分的分频器、三选一、倒相器、抽样以及(AMI)HDB3编译码专用集成芯片CD22103等电路的功能可以用一片EPLD（电可擦除可编程逻辑器件）全部完成。我们选用了Altera公司生产的EPM70,其封装及引脚定义如下图所示。

BS-INNRZ-INHDB3/AMI-HDB3-IN+HDB3-INBS-RCLKS1S2 S32148373943920212425NRZ41HDB3编译码6+HDB3-OUT5-HDB3-OUTU1 7404NRZ21312U1 7404NRZ1110晶振U1 74LS0428FS9U20 74HC0418NRZ13456FS-OUT8八选一并行码产生器Z0信U20 74HC04NRZ-OUT源Z1八选一2619U20 74HC04BS13121U20 74HC04BS-OUT2Z2八选一MCLK2717M序列16M-OUT

图14-1 EPM70周边引脚定义图

信源模块引脚说明： （1）CLK 信源部分时钟输入端。

（2）S1、S2、S3 3个选通信号，频率分别为位同步信号的1/2、1/4和1/8。 （3）Z0、Z1、Z2 八选一的输出信号。 （4）NRZ-OUT NRZ信号输出端。 （5）FS 帧同步信号输出端。 （6）BS-OUT 位同步信号输出端。

信源模块完成信源单元中分频器、三选一、倒相器和抽样的功能。 ·78·

HDB3编译码模块引脚说明： （1） NRZ-IN 编码器NRZ信号输入端。 （2） BS-IN 编码时钟（位同步信号）输入端。 （3） HDB3/AMI 码型选择端，接高点平时选择HDB3码；接低电平时选择AMI

码（由拨动开关控制）。

（4） +HDB3-OUT HDB3编码器正码输出端。 （5） -HDB3-OUT HDB3编码器负码输出端。 （6） +HDB3-IN HDB3译码器正码输入端。 （7） -HDB3-IN HDB3 译码器负码输入端。 （8） BS-R 译码时钟（位同步信号）输入端。 （9） NRZ HDB3译码后信码输出端。

HDB3编译码模块完成(AMI)HDB3编译码专用集成芯片CD22103的功能。

M序列模块引脚说明： （1） MCLK M序列产生器时钟输入端。 （2） M M序列输出端。

M序列模块输出伪随机序列（M序列），提供给数字调制单元，以便在2DPSK解调实

52

验中观察眼图。此处M序列的生成多项式是x+x+1。

Global ClearpHDB3-OUTnHDB3-OUTGlobal OEBS-INBS-RGND6I/O,TDIHDB3/AMICLKGNDI/OI/OI/O,TMSNRZ-INVCCM-OUTMCLK71011121314151617I/0VCC54321444342414039pHDB3-IN38I/O,TDO37nHDB3-IN3635343332313029I/OVCCI/OI/OI/O,TCKI/OGNDI/O1819202122232425262728NRZ1BSS1GNDVCCS3Z0Z1Z2S2FSNRZ2I/0

图14-2 EPM70封装图

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参考文献

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