基于AD65的脉冲功率测量模块的设计
Design of Pulse Power Meters Card Based on AD65
安学军1,2 张建华1 梁 祥1,2
(1 93469 石家庄 050071; 2 军械工程学院 石家庄 050003)
An Xuejun , Zhang Jianhua , Liang Xiang
(1 93469 Troop 050071; 2 Ordnance Engineering College 050003)
摘 要:AD65是美国ADI公司推出的高速14位模数转换器(ADC)，具有精度高、转
换速度快等特点，是当前用于高速采集的优选器件。本文阐述了基于AD65脉冲功率测量系统的组成，并详细说明了脉冲功率测量模块及接口的实现。
关键词:A/D转换；FPGA；先进先出存储器；AD65
Abstract：AD65 is a high-speed 14-bit analog-to-digital converter(ADC)
produced by Analog Devices Inc. It is provided with the characteristic of the high precision and converter speed highly. In the paper, the composing of Pulse Power Meters Card are introduced based on AD65.And pulse power meters card and the implement of interface are also introduced in detail.
Keywords：A/D conversion；FPGA；FIFO； AD65 中图分类号:TN98；文献标识号：B
随着微波通信、雷达、宇航技术等的发展，在数字通信、数据信息传输、导航、雷达高度仪等系统中广泛应用了脉冲调制的射频脉冲技术。因而脉冲峰值功率是一个重要的待测参数，可靠的测量显得十分重要。早期的A/D转换器由于速度和精度的，难以满足窄脉冲测量的要求。本文给出了一种基于新型ADC器件―AD65的脉冲功率测量模块的设计方案。 1 系统总体结构设计
本方案的脉冲功率测量系统结构框图如图1所示。该系统主要由探头部分即二极管检波、信号处理（包括低频噪声宽带放大、模拟低通滤波器和压控放大器）和数据采集（包括高速A/D转换器、先进先出数据存储器和FPGA）三部分组成。系统的主要功能为：将微波段的脉冲调制信号经二极管检波后输出脉冲电压信号，将检波后的脉冲电压信号经过一系列的处理，然后通过高速A/D转换器将模拟信号转换成数字信号，将采集到的数据送入计算机。将信号以波形的方式显示，并显示出脉冲信号的各种参数，如脉冲的宽度、脉冲功率以及上升沿和下降沿时间等参数。下面重点就脉冲测量模块的硬件实现进行详细说明。
2 脉冲功率测量模块硬件电路设计 2.1 ADC器件
信号输入二极管检波低噪声宽频带放大器模拟滤波器（低通）压控放大器80MHzA/D采样32K×18bitFIFOFPGAPC104总线或PXI总线图1 脉冲功率测量系统结构框图
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对于25MHz带宽的脉冲信号，ADC的采样速率要求80MSPS以上，动态范围应能达到60～90dB。美国AD公司的AD65是比较理想的选择,具有14位精度、最高采样率为105MSPS。主要特征有：多音无杂散动态范围（SFDR）达到100dB,典型SNR为74.5dB,功率耗散为1.5W，数据采样输出为二进制补码格式，并且有数据输出指示信号DRY。
AD65片上提供了采样保持电路和基准电压，使其能成为一个完整的A/D转换解决方案。AD65的转换灵敏度达到134μV，在奈奎斯特带宽上获得了100dB的SFDR，大大增加了当其输入端存在杂散分量时从中检测出有用小信号的能力。AD65内部采用三级子区式转换结构，即保证了精度又降低了功耗。其内部结构框图如图2所示。
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2.1.1 采样电路
AD65的采样时钟要求质量高且相位噪声低，如果时钟信号抖动较大，信噪比容易恶化，很难保证精度。为了优化性能，AD65的采样时钟信号采用差分形式。时钟信号可通过一个变压器或电容交流耦合到ENCODE和ENCODE引脚，这两个引脚在片内被偏置，无需外加偏置电路。为了提高时钟信号的差分输入质量，采用了Motorola公司的低压差分接收芯片
MC100LVEL16。整个AD65的采样电路如图3所示。由于采样电路的性能关系到最后的采样精度，所以在布线时，应保证从晶体振荡器到时钟输入脚距离尽量短，采样电路与其它数字电路尽量隔离。在整个采样电路下应大面积铺铜接地，以降低可能受到的电磁干扰，同时也可降低对其它电路的干扰。 2.1.2 模拟信号输入
AD65的模拟信号输入也要求差分形式。差分信号可以滤掉偶次谐波分量、共模的干扰信号（如由电源和地引入的噪声），对晶振的反馈信号也有很好的滤波作用，有利于提高AD65性能。AD65的模拟输入电压在芯片内部被偏置到2.4V，差分输入阻抗为1kΩ，差分
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输入电压的峰―峰值为1.1V。在实际应用可采用如图4所示的参考电路，利用运算放大器AD8138单端变差分将输入的脉冲信号变为差分信号送入输入端，差分输出端的串联电阻起隔离和限流作用。 2.1.3 应用注意事项
AD65的供电电源必须稳定性好，尽可能地靠近各电源管脚放置0.1～0.01μF的陶瓷电容来进行高频滤波，并联10μF的钽电容滤除低频噪声。为了防止高速的数字输出变化将开关电流耦合进模拟电源，数字电源和模拟电源应该分开供电。
AD65的数字输出有一个固定的输出转换摆率（1V/ns）,一个典型的CMOS门加上布线约有10pF的电容，因此每bit的转换会有10mA（10pF×1V/1ns）的动态电流出入器件，一个满量程的转换动态电流最大可达140mA（14bit×10mA/bit）。在实际应用中，每条数据输出线上串联放置470Ω电阻，目的是要尽量这些电流流入接收器件，应尽量减少容性负载，额外的容性负载还会增加传输延迟。 2.2 先进先出存储器(FIFO)
AD65输出的数据率高达1120Mbit/s。如此高的数据率，无论是PC104总线接口还是PXI总线接口，都不能保证传输过程中数据不发生差错。此外如果存储控制系统不能及时地接收数据，上次的数据会马上被下次的数据更新，造成数据丢失，因此必须采用高速缓存。目前常用的缓存多为FIFO、SRAM及双口RAM等。双口RAM和SRAM存储量较大，但必须配以复杂的地址和控制逻辑。FIFO数据顺序进出，允许数据以不同的速率写入和读出，并且外围电路简单，所以本设计选用IDT公司的触发模式FIFO IDT72V283作为数据缓存。
IDT72V283是一种高速的32k×18bit或k×9bit的FIFO器件，存取速度最高达到166MHz,数据访问时间可达1ns。数据在WCLK的上升沿写入，在RCLK的上升沿读出。FIFO的状态可通过状态位：(满)FF、(空)EF以及(半满)HF等标志位或得。IDT72V283不仅能够上电复位还可通过主复位端(MRS)进行复位。 2.3 FPGA器件
DRYOVRD[13..0][2]
AD65FIFOMRSFFEFRENFPGAMRSFFEFRENQ[14..0]WCLKRCLKD[15..0]D[14..0]Q[14..0]WCLKRCLK驱动CLKOVR图5 AD65-FIFO-FPGA接口框图
要对FIFO内部的数据进行读取时产生各种控制以及实现数字化触发电路和接口的操作，本设计选用ALTERA公司的FPGA芯片EP1K30TC-144来实现上述功能。EP1K30芯片属ALTERA公司的ACEX系列，该系列是着眼于通信、视频处理及类似场合应用而推出的FPGA系列芯片，所有ACEX系列均兼容bit、66MHz的PCI总线，并支持锁相环电路。
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2.4 硬件接口设计
为了保证AD65的采样信号准确、高效地通过总线送入计算机，在ADC与FPGA之间采用异步FIFO，读写时钟分别进行控制，如图5所示，不仅能够实现预触发深度、触发电平的控制，又巧妙的通过对读写时钟的控制，实现对采样速率的控制。
工作过程如下：CPU启动数据采集过程，FIFO写使能有效，FIFO写时钟与A/D转换器采样时钟同步，A/D采样数据写入FIFO，同时启动预触发计数器计数，直到预触发计数器计数N达到预设的预触发深度值N0。这段时间内，触发信号是被抑制的。当FIFO中写入数据深度等于N0而触发信号还没有来时，使能FIFO读，并使FIFO读时钟与写时钟同步(RCLK=WCLK)，以保持FIFO内的数据始终等于预触发深度N0，FIFO中所存放的数据是最新的采样数据。一旦触发信号形成，CPU禁止FIFO读，FIFO数据只进不出，直到写满32k数据。此时，FIFO“满”状态信号（FF）有效，CPU置FIFO写使能无效，FIFO中不再写入数据，一次数据采集过程结束。系统进入数据处理进程，CPU开始读取FIFO内的数据并进行处理（此时FIFO只读不写，直至FIFO被读空，状态“空”变为有效），计算信号参数，内插恢复波形以及显示。FPGA控制FIFO的仿真时序如图6所示，其中WCLK和RCLK的时钟可以等于CLK的时钟（即A/D转换器采样的时钟）或CLK的分频，从而实现对采样速率的控制。 3 布线调试经验及结论
由于涉及模数混合的高速电路，所以电路板应严格分为模拟区和数字区，以ADC作为两区的交
界。内层地也应相应分为数字地和模拟地，并在ADC附近通过磁珠在一点相连，以消除数字地对模拟地的干扰。ADC的时钟与模拟信号的输入应尽量隔离，晶振放置应尽量远离其它电路。对于FIFO，为了保证数据的读取不会产生丢失和误读，应减少对WCLK、RCLK、MRS、
EF/OR等信号线的干扰，可采取走线适当加粗、信号包地的措施。在实际调试中发现，
由于AD65的DRY信号输出的驱动能力较小，使得FIFO数据有时发生漏读现象，采用门电路进行整形和驱动，漏读现象得到解决。
本设计通过AD65辅以较少的元器件，实现了脉冲功率测量，并且精度和可靠性都有一定的保证。通过FPGA对FIFO的控制，实现对数据采样速率的控制，解决了FIFO存储量；同时还实现了触发前采样，能够查看到触发前的波形。经过调试，该脉冲功率测量模块在输入带宽为25MHz的模拟信号时，其采样精度可保证在11.4位以上，满足了脉冲功率测量的要求。
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本文作者创新点：通过精心设计高速ADC电路，高精度、高可靠地实现了雷达窄脉冲的测量，
填补了设备空白，解决了雷达调试修理工作中的难题。
参考文献
[1] Analog Devices, 14-Bit, 80 MSPS/105 MSPS A/D Converter AD65 Data Book, 2003
[2] 王王真等. AD97和高速FIFO在TMS320C6701系统中的应用. 微计算机信息, 2004(7) [3] 霍华德·约翰逊.高速数字设计.电子工业出版社，2005(2)
作者简介：
安学军：男，1972年9月出生，93469技术科长，工程师，主要研究方向为机载电
子设备的检测和保障装备的设计，毕业于西安空军工程学院，无线电通信与导航专业，现参加军械工程学院同等学力申请硕士学位研修班学习。
张建华：男，1958年6月出生，93469工程师，毕业于西安空军工程学院。 梁 祥：男，1974年10月出生，93469科研中心工程师，现军械工程学院在读硕
士研究生，攻读导航、制导与控制专业。
Author brief introduction:An,Xuejun (male) is born in September 1972. He is the chief and engineer of technological section of 93469 army. Graduated from wireless communication and navigation major of air force engineering college of Xi'an, he mainly researches detection of built-in electronic equipment and design of equipment guarantee. Now he is studying in refresher class of coequal educational level for master's degree of Ordnance Engineering College.
通信地址：（050071，石家庄市西二环北路93469 安学军） 电子信箱：anxuej@sohu.com 空军科研项目,编号2004装科字第XXX号
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