数字电子钟课程设计报告

课题名称 数字时钟设计

系 别 职 业 技 术 教 育 学 院 专 业 电 子 信 息 工 程

班 级 电子Ｚ１０２班 学 号 201002203053 姓 名 孙思琪

指导教师 廖贵成

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摘要

数字时钟已成为人们日常生活中必不可少的必需品，广泛于个人家庭以及办公室等公共场所，给人们的生活、学习、工作、娱乐带来了极大的方便。由于数字集成电路技术的发展采用了先进的三石英技术，使数字时钟具有走时准确、性能稳定、携带方便等优点，它还用于计时、自动报时及自动控制等各个领域。尽管目前市场上已有现成的数字时钟电路芯片出售，价格便宜、使用也方便，但鉴于数字时钟电路的基本组成包含了数字电路的组成部分，因此进行数定时钟的设计是必要的。在这里我们将已学过的比较零散的数字电路的知识有机的、系统的联系起来用于实际，来增养我们的综合分析和设计电路的能力。

本次设计以数字时钟为主 ，实现对时、分、秒数字显示的计数器计时装置，周期为24小时，显示满为23时59分59秒并具４有校时功能的数电子时钟。电路主要采用中规模的集成电路，本电路主要脉冲产生模块、校时模块、两个六十进制模块（分、秒）、一个二十四进制模块（时）和一个报时逻辑电路组成。时、分、秒再通过BCD-7段译码显示屏显示出来。

关键词：数字电子钟 校时 报时 子系统

一、设计要求

本案例将在QuartusII开发系统中用可编程逻辑器件,完成简易数字钟的EDA设计，具体要求为：

1数字钟功能：数字钟的时间为24小时一个周期；数字钟须显示时、分、秒； 2校时功能：可以分别对时、分、秒进行单独校时，使期调整到标准时间；

3扩展功能：整点报时系统。设计报整点报时电路，每当数字钟计时59分50秒时开始

报时，并发出鸣叫声，到达整点时鸣叫结束，鸣叫频率为100Hz。

二、 功能描述

数字式电子钟实际上是一个对标准1Hz进行计数的计数电路，秒计数器满60后向分计数器进位, 分计数器满60后向时计数器进位, 时计数器按24翻1规律计数, 计数输出经译码器送LED显示器, 由于计数的起始时间不可能与标准时间（如北京时间）一致，

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故需要在电路上加上一个校时电路，该数字式电子钟除用于计时外，还能整点报时，如图6-4所示为多功能数字式电子钟的构成框图。除校时功能外，电子钟处于其他功能状态时并不影响数字钟的运行，该电子钟利用GW48 实验平台的扬声器进行整点报时，设置2个按键作为功能键和调整键。

图6-4多功能数字式电子钟的系统框图

1输入

1)K1:模式选择键，第一次按K1按钮时为校秒状态, 按第二次为校分状态, 按第三次为校时状态,按第四次为计时状态,系统初始状态为计时状态。

2)K2:手动校时调整键，当按住该键不放时，表示调整时间直至校准的数值，松开该键则停止调整。

3)clk_1kHz:1000Hz的基准时钟输入，该信号10分频后作为整点报时所需的音频信号的输入时钟，1000分频后作为数字钟输入时钟。 2输出

HH[1..0] HL[3..0]为BCD码小时输出显示；MH[2..0] ML[3..0] 为 BCD码分输出显示；SH[2..0] SL[3..0]为BCD码秒输出显示；alarm为报时输出。

三、模块化电路的设计

根据上述功能,可以把多功能数字式电子钟系统划分为三部分:时钟源(即标准秒钟的产生电路),时分秒计数器模块、数字钟模块、校时模块、数字秒表模块、闹钟和整点报模块。

1时钟源--晶体振荡器电路

1)原理说明

如精度要求不高可选用555构成的多谐振荡器，设其振荡频率为f0=1kHz，，而后通过分频器电路（1000分频）即可产生1Hz的方波信号供秒计数器进行计数，分频器电路可由3片十进制计数器74LS160级联而得,根据上面的描述，本设计案例选用图的多谐振荡器电路的输出作为数字式电子钟的基准时钟输入，基准时钟输入一方面用于定时报时和整点报时所需的音频信号。另一方面该信号惊10分频后作为数字秒表的输入时钟，经1000分频后作为数字钟输入时钟。

2)时钟电路子模块counter1k的设计

时钟电路子模块可由3个十进制计数器74160级联而成，输出有10分频输出clk_10, 1000分频输出clk_1Hz，其原理图如图6-7所示，74LS160为同步可予置4bit十进制加法计数器，它具有同步载入，异步清零的功能。

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在QuartusII中，利用原理图输入法完成源程序的输入、编译和仿真。时钟电路子模块的仿真输出波形文件如图所示，在仿真结果正确无误。

数字钟校时单元电路模块

1)原理说明

当刚接通电源或走时出现误差时都需要对时间进行校正，对时间的校正是通过截断正常的计数通路，而用频率较高的方波信号加到其需要校正的计数单元的输入端，这样可以很快使校正的时间调整到标准时间的数值，这时再将选择开关打向正常时就可以准确走时了。下图所示为时、分、秒校时的校时电路。在校时电路中，其实现方法是采用高速计数脉冲和计数使能来实现校时的，整个校时单元电路模块可分为两个子模块，一个是模式计数译码器子模块，一个是输出使能选择。

2)模式计数译码器子模块的设计

模式计数译码器子模块的输入数字种的功能设置键Mode按钮,第一次按Mode按钮时为校秒状态, 按第二次为校分状态, 按第三次为校时状态,按第四次为计时状态,如此循环。刚刚通电时MODE=0为计时状态。为了选择不同的功能设置, 模式计数译码器子模块由宏模块74160组成的2位二进制计数器和一个2-4译码器,形成了计数译码器,该电路产生时分秒计数单元设置计数值的使能控制信号,其相应的功能如表6-1所示，另外在对分进行校时时应不能影响时计数，当校分时如果产生进位应该不影响时计数的计数。

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表6-1计数单元选择功能表

Mode按钮 1 2 3 输入 Q2Q1 00 01 10 S_EN 0 1 0 M_EN 0 0 1 输出 H_EN 0 0 0 SEL 1 0 0 计时 校秒 校分 功能 4 11 0 0 1 0 校时

根据表上表可得输出信号的逻辑表达式如下：

SEL=Q1Q2；S_EN=Q2Q1；M_EN=Q2Q1；H_EN==Q2•Q1 据此可在QuartusII中设计出模式计数译码器子模块的原理图，如图

当SEL为功能选择信号，当SEL=1时，系统执行正常计时功能；当SEL=0时，系统执行校时功能。H_EN、M_EN、S_EN分别时分秒计数单元设置计数值的使能选择信号，高电平有效。图6-14为其编译仿真后的输出时序波形图和生成的元件符号图。

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4整点报时电路的设计

报时电路就是当在整点前10秒钟时，整点报时电路输出为高电平（或低电路），驱动蜂鸣电路工作，当时间到整点时蜂鸣电路停止工作。当时间为59分50秒到59分59秒期间与非门输出低电平，用与非门的输出驱动蜂鸣器蜂鸣，当到整点时报时结束，其逻辑表达式为：

Alarm=(m6•m4• s6•s4• m3•m0) and clk_10

m6、m4为分十位计数器的输出；m3、m0为分个位计数器的输出；s6、s4为秒十位计数器的输出clk_10为送至蜂鸣器的100Hz音频信号。

2时分秒计数器模块

1)原理说明

时分秒计数器模块由秒个位、十位计数器、分个位、十位计数及时个位、十位计数电路构成。其中：秒个位和秒十位计数器、分个位和分十位计数为六十进制计数器，而根据设计要求时个位和时十位构成的为二十四进制计数器。

因此时分秒计数器模块可划分为时计数、分计数和秒计数3个子模块，根据设计要求时计数子模块为一个二十四进制可预置BCD码计数器模块；分计数和秒计数子模块均为六十进制可预置BCD码计数器模块。

2)秒计数器模块的EDA设计

秒计数器模块的输入来自时钟电路的秒脉冲clk_1Hz。为实现六十进制可预置BCD码的秒计数器的功能，可采用两级BCD码计数器同步级联而成。第一级属于秒个位，用来计数和显示0~9秒，BCD码计数器每秒数值加1，当这一级达到9秒时，BCD码计数器使其进位输出信号Tc有效，在下一个时钟脉冲有效沿，秒个位计数器复位到0。秒个位计数器进位输出信号Tc使秒十位计数器（模6计数）使能，在秒个位计数器复位同时，秒十位计数器计数值加1，该过程将持续59秒，此时秒十位计数器状态为1012（5），秒个位计数器状态为10012（9），此时将显示读数为59，同时秒十位计数器进位输出信号Tc为高电平，下一脉冲到来时秒个位计数器和秒十位计数器同时复位到0，并同步产生分脉冲进位输出信号Cout。

根据分析，可用2片74160同步级联设计成六十进制可预置BCD码计数器。74160为同步可预置4bit十进制加法计数器，它具有同步载入，异步清零的功能。构成该计数器的所有触发器都由时钟脉冲同步,在时钟脉冲输入波形上升沿同时触发。这些计数器可以使用置数输入端(LDN)进行予置，即当LDN=0时，禁止计数，输入ABCD上的数据在时钟脉冲上升沿予置到计数器上；如果在时钟脉冲上升沿来到以前LDN=1，则计数工作不受影响。2个高电平有效允许输入（ENP和ENT）和行波进位（RCO）输出使计数器容易级联，ENT、ENP都为高电平时，计数器才能计数。

为使用2个74160同步级联设计的六十进制进制计数器秒计数器模块的原理图，由前面的分析知分和秒计数器都是模M=60的计数器，其规律为0001…585900…，此底层计数器模块的设计中保留了一个计数使能端CEN、异步清零端Clrn和进位输出端Tc,这三个引脚是为了实现各计数器模块之间进行级联,以便实现校时控制而预留的。

根据计数器置数清零法的原理，第一级计数器置数输入端的逻辑表达式为:

Tc1=not(D1•D3•CEN)

第二级计数器置数输入端的逻辑表达式为:

Tc2=not(D1•D3•D4•D6•CEN)

如图所示。从图中可以知道当秒计数到010110012（59）时将产生一个进位输出Tc，

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此输出同时反馈至其置数输入端(LDN)实现0置数。

在QuartusII中，利用原理图输入法完成源程序的输入、编译和仿真。六十进制可预置BCD码计数器子模块的仿真输出波形文件如图所示。分析知仿真结果，当计数输出D[7..0]=59时，进位输出Tc=1，结果正确无误。

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(a) 仿真输出波形

3)分计数器模块的EDA设计

分计数器模块和秒计数器模块的电路结构和工作原理完全相同。分计数器模块的是使能输入CEN为秒计数器模块进位输出Tc，分计数器模块能计数和显示0~59分，分计数器模块的进位输出Tc，每小时一个脉冲。

4)时计数器模块的EDA设计 时计数器模块由分和秒级使能，每小时只一个脉冲。当该条件满足时，74160的ENT 变为高电平，即分和秒级为“59分59秒”。时计数器模块能计数和显示0~23小时.同样可用2片74160同步级联设计成二十四进制可预置BCD码计数器。由前面的分析时计数器是模M=24的计数器，其规律为0001…222300…，即当数字种运行到“23时59分59秒”时，在下一个秒脉冲作用下，数字种显示“00时00分00秒”。为实现校时控制，时计数器模块的设计中仍保留了一个计数使能端CEN、异步清零端Clrn和进位输出端Tc，这三个引脚也是为了实现各计数器模块之间进行级联。小时置数控制端LDN=D1•D0•D5•CEN，从图6-9中可以知道当秒计数到001000112（23）时将产生一个进位输出Tc，此输出同时反馈至其置数输入端(LDN)实现0置数。

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最后，在QuartusII中，利用原理图输入法完成源程序的输入、编译和仿真。二十四进制可预置BCD码计数器子模块的仿真输出波形文件如图所示。分析知仿真结果，当计数输出D[7..0]=23时，进位输出Tc=1，结果正确无误。

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经过对该设计项目各结构模块的定义、创建及编缉仿真后，证明其工作过程是正确的，下面我们利用QuartusII图形编缉器，把各个模块连接起来，完成最终设计

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在QuartusII中选择Waveform Editor波形编辑器，系统会打开波形编辑器窗口，创建一个新的波形文件，本设计中要仿真的对象为数字钟，须设定一个1KHZ的输入时钟信号和一个校时开关K2，模式的设置开关信号K1的波形，如图

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课程设计体会

我们学习了数字电子电路和模拟电子电路，对电子技术有了一些初步了解，但那都是一些理论的东西。通过这次数字电子钟的课程设计，我们才把学到的知识与实践相结合。从而对我们学的知识有了更进一步的理解，使我们进一步加深了对所学知识的记忆。 在此次的数字钟设计过程中，我更进一步地熟悉了芯片的结构及掌握了各芯片的工作原理和其具体的使用方法。也锻炼了自己思考问题的能力和通过查看相关资料来解决问题的习惯。虽然这只是一次简单的课程设计，但通过这次课程设计我们了解了课程设计的一般步骤，和设计中应注意的问题，同时我们也掌握了做设计的基本流程，为我们以后进行更复杂的设计奠定了坚实的基础。设计本身并不是有很重要的意义，而是同学们对待问题时的态度和处理事情的能力。至于设计的成绩无须看的太过于重要，而是设计的过程，设计的思想和设计电路中的每一个环节，电路中各个部分的功能是如何实现的。各个芯片能够完成什么样的功能，使用芯片时应该注意那些要点。同一个电路可以用那些芯片实现，各个芯片实现同一个功能的区别。另外，我们设计要从市场需求出发，既要有强大的功能，又要在价格方面比同等档次的便宜。

同时对普通计数器如何构成n进制计数器有了更深的了解和掌握，对自我的实际操作能力也有了很高的提升。

在这次设计过程中，我也对Quartus等软件有了更进一步的了解，这使我在以后的工作中更加得心应手。

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参考文献

[1]阎石.数字电子技术 [M].第五版.北京:高教出版社,2006年.

[4]李景华.可编程逻辑器件及EDA技术[M].沈阳：东北大学出版社,2001年. [5]陈晓文.电子线路课程设计[M].北京:电子工业出版社,2004年.

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